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伴隨著SOC技術的發展，自動布局布線規模不斷擴大，同時產品的上市周期由于市場競爭的加劇壓力也愈來愈大。因此，如何提高自動布局布線設計中寄生參數驗證的效率成為眾多IC設計者必須要考慮的重要課題。
通過引入calibre DRC/LVS/XRC，vimicro已經發展了一套提高自動布局布線設計驗證效率的方法，這些方法包括GDSII文件的直接處理，使用gate-level寄生參數抽取來滿足數字電路的時序分析驗證，以及修改相應的文件來加速寄生參數的抽取等。
伴隨著SOC技術的發展，自動布局布線規模不斷擴大，同時產品的上市周期由于市場競爭的加劇壓力也愈來愈大。因此，如何提高自動布局布線設計中寄生參數驗證的效率成為眾多IC設計者必須要考慮的重要課題。
通過引入calibre DRC/LVS/XRC，vimicro已經發展了一套提高自動布局布線設計驗證效率的方法，這些方法包括GDSII文件的直接處理，使用gate-level寄生參數抽取來滿足數字電路的時序分析驗證，以及修改相應的文件來加速寄生參數的抽取等。
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