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???????????應用TSMC 0.35um CMOS 工藝模型，設計了可應用于無線通信系統的低噪聲放大器(LNA)，電路采用單端共源共柵結構，用SmartSpice 對電路進行分析優化，仿真結果表明，噪聲系數為1.65dB，增益高于20dB。
關鍵詞：CMOS 集成電路低噪聲放大器
???????????隨著通信技術的發展，空間電磁信號環境越來越復雜，為了避免不同信道信號間相互干擾，射頻信號通常比較微弱，這對接收設備自身的噪聲性能提出了更高的要求。對于多級級聯系統，第一級的噪聲性能對整個系統性能影響最大[1]，后續級的噪聲系數對系統的影響可以通過提高前級增益而減小，所以，要得到良好的總體系統性能，關鍵在于設計性能優越的前端。通常在接收端的第一級要求有放大器，一方面要提供足夠增益以滿足后級電路要求，另一方面必須具有較低的噪聲系數，同時還要求良好的輸入輸出阻抗匹配和線性性能以及低功耗、大動態范圍等。
?????????CMOS 工藝具有低成本、高集成度的特點，為通信系統單片集成提供了可能。近年來，CMOS 射頻集成電路（RFIC）發展迅速，利用CMOS 工藝實現的GHz 頻段高頻模擬電路已得到廣泛應用。本文采用TSMC 0.35um CMOS 工藝設計了工作于1.8GHz 的低噪聲放大器，通過參數優化，得到了較好仿真效果，具有實用價值。
關鍵詞：CMOS 集成電路低噪聲放大器
???????????隨著通信技術的發展，空間電磁信號環境越來越復雜，為了避免不同信道信號間相互干擾，射頻信號通常比較微弱，這對接收設備自身的噪聲性能提出了更高的要求。對于多級級聯系統，第一級的噪聲性能對整個系統性能影響最大[1]，后續級的噪聲系數對系統的影響可以通過提高前級增益而減小，所以，要得到良好的總體系統性能，關鍵在于設計性能優越的前端。通常在接收端的第一級要求有放大器，一方面要提供足夠增益以滿足后級電路要求，另一方面必須具有較低的噪聲系數，同時還要求良好的輸入輸出阻抗匹配和線性性能以及低功耗、大動態范圍等。
?????????CMOS 工藝具有低成本、高集成度的特點，為通信系統單片集成提供了可能。近年來，CMOS 射頻集成電路（RFIC）發展迅速，利用CMOS 工藝實現的GHz 頻段高頻模擬電路已得到廣泛應用。本文采用TSMC 0.35um CMOS 工藝設計了工作于1.8GHz 的低噪聲放大器，通過參數優化，得到了較好仿真效果，具有實用價值。
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