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基于OVM的32位微處理器驗證_吳勇昊
目前, 大多數的驗證工程師在搭建驗證環境時使用的語言 是 VHDL 或 Verilog,這兩種語言在數字集成電路設計方面有諸 多優點,然而利用它們搭建驗證環境并不是十分理想,因為它們 不能為功能驗證提供足夠的高層次抽象能力。所以,硬件驗證語 言(Hardware Verification Languages ,HVL)如 e、Vera、SystemVer－ ilog、SystemC 等出現了。這些語言都比設計語言如 Verilog 和 VHDL 抽象層次更高,并且提供了 OOP(Object Oriented Program－ ming,面向對象程序設計)特性,更加適合于驗證平臺的構造。通 過動態類,參數化類,繼承、多態、參數化構造函數等,可以搭建可 重用的組件。目前來講,EDA 界給予支持的最新語言是 Sys－ temVerilog。在 SystemVerilog 成為 IEEE 的標準語言之后,它的應 用越來越廣泛,被各大公司廣泛使用到實際項目中。所以本文選 擇 SystemVerilog 搭建驗證平臺。SystemVerilog 擴展了 Verilog 在 芯片設計和驗證中的功能: 支持 TLM (Transaction Layer model－ ing)建模和驗證。
目前, 大多數的驗證工程師在搭建驗證環境時使用的語言 是 VHDL 或 Verilog,這兩種語言在數字集成電路設計方面有諸 多優點,然而利用它們搭建驗證環境并不是十分理想,因為它們 不能為功能驗證提供足夠的高層次抽象能力。所以,硬件驗證語 言(Hardware Verification Languages ,HVL)如 e、Vera、SystemVer－ ilog、SystemC 等出現了。這些語言都比設計語言如 Verilog 和 VHDL 抽象層次更高,并且提供了 OOP(Object Oriented Program－ ming,面向對象程序設計)特性,更加適合于驗證平臺的構造。通 過動態類,參數化類,繼承、多態、參數化構造函數等,可以搭建可 重用的組件。目前來講,EDA 界給予支持的最新語言是 Sys－ temVerilog。在 SystemVerilog 成為 IEEE 的標準語言之后,它的應 用越來越廣泛,被各大公司廣泛使用到實際項目中。所以本文選 擇 SystemVerilog 搭建驗證平臺。SystemVerilog 擴展了 Verilog 在 芯片設計和驗證中的功能: 支持 TLM (Transaction Layer model－ ing)建模和驗證。
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