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論文討論的是基于VHDL 實(shí)現(xiàn)在系統(tǒng)編程平衡GOLD 碼邏輯電路設(shè)計(jì)，給出周期與相位可編程平衡GOLD 碼生成電路設(shè)計(jì)方案。該方案由最長(zhǎng)線性移位寄存器與可選反饋支路構(gòu)成。在此基礎(chǔ)上，論文給出了可實(shí)現(xiàn)GOLD 碼碼長(zhǎng)在511、1023 與2047 間可編程變化的設(shè)計(jì)實(shí)例及其VHDL 代碼，經(jīng)QuartusⅡ6.0 編譯與仿真后，結(jié)果表明采用文中所述的設(shè)計(jì)方案是可行的。
關(guān)鍵詞：在系統(tǒng)可編程；平衡GOLD 碼；VHDL
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