分支預(yù)測(cè)技術(shù)可消除分支指令之后損失的周期，防止流水線斷流。高比率
的分支預(yù)測(cè)精確度是高性能微處理器性能的保證。本文詳細(xì)分析了安騰處理器
（Itanium）多級(jí)分支預(yù)測(cè)機(jī)制，并研究了每級(jí)預(yù)測(cè)器的具體實(shí)現(xiàn)。
關(guān)鍵詞: 分支預(yù)測(cè) 安騰處理器
頻繁的分支指令改變了程序的正常控制流，制約了指令并行性的開發(fā)，而且這種
性能損失對(duì)于寬發(fā)射深流水結(jié)構(gòu)的高性能處理器來(lái)說(shuō)更為嚴(yán)重，所以必須采取一種有
效的措施來(lái)解決上述瓶頸。在EPIC 體系結(jié)構(gòu)中使用了判斷執(zhí)行技術(shù)來(lái)消除分支指令
及其帶來(lái)的影響，但判斷執(zhí)行技術(shù)不能去除全部的分支指令，只能去除部分分支指令
——if 分支指令。針對(duì)無(wú)法消除的分支指令，為了減小對(duì)性能的影響，EPIC 延用了傳
統(tǒng)體系結(jié)構(gòu)中的處理方式，使用分支預(yù)測(cè)技術(shù)。
分支預(yù)測(cè)技術(shù)是指在分支條件計(jì)算出來(lái)之前對(duì)分支執(zhí)行路徑進(jìn)行猜測(cè)的過(guò)程。如
果猜測(cè)結(jié)果正確將會(huì)減少處理器停頓、提高性能。對(duì)于分支預(yù)測(cè)來(lái)說(shuō)，目標(biāo)就是提高
預(yù)測(cè)率，盡可能地減少誤預(yù)測(cè)及其開銷。本文以第一個(gè)商業(yè)可得的EPIC 指令系統(tǒng)體
系結(jié)構(gòu)——IA-64 為背景，以IA-64 的第二代處理器芯片ItaniumⅡ?yàn)榛A(chǔ)，詳細(xì)分析
了多級(jí)分支預(yù)測(cè)結(jié)構(gòu)在提高預(yù)測(cè)率、減少誤預(yù)測(cè)的開銷方面的技術(shù)思路。