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隨著半導(dǎo)體工藝水平的不斷發(fā)展，3D芯片技術(shù)已成為一大研究熱點(diǎn)。“綁定中測(cè)試”環(huán)節(jié)的提出對(duì)于芯片的測(cè)試流程有了新的要求。但是，“綁定中測(cè)試”“一綁一測(cè)”的特點(diǎn)會(huì)使部分裸片被重復(fù)測(cè)試，從而帶來測(cè)試時(shí)間的增加。從“綁定中測(cè)試”的過程出發(fā)，協(xié)同考慮測(cè)試功耗與“理論制造成本”對(duì)于“綁定中測(cè)試”的影響，提出“多綁一測(cè)”的測(cè)試流程。在此基礎(chǔ)上提出相應(yīng)的廣度優(yōu)先遍歷算法，結(jié)合ITC02電路的相關(guān)參數(shù)，體現(xiàn)本文思想在實(shí)際生產(chǎn)制造中的現(xiàn)實(shí)意義。
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