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系統級芯片(SoC)中存儲器容量的增加以及嵌入式存儲器支配整個裸片良品率的事實，使良品率設計(DFY)面臨日益嚴峻的挑戰，特別是在新興的90nm和65nm半導體技術領域。由于嵌入式存儲器容易產生較高的缺陷率，會對整個芯片良品率和良品率管理產生重要影響，因而DFY成為制造的關鍵問題。
傳統的存儲器測試和修復方法不能有效地管理當前SoC的復雜度和水漲船高的測試成本。為了克服這些挑戰，半導體知識產權(IP)供應商提出了一種稱為IIP(基礎架構IP)的新型IP，IIP的作用就像嵌入芯片內部的微型測試器。
IIP的例子包括用于邏輯和存儲器的內建自測試(BIST)，以及用于嵌入式存儲器的內建修復分析(BIRA)、內建自修復(BISR)和錯誤校正代碼(ECC)。本文將討論這樣一種面向嵌入式存儲器測試和修復的IIP，以及這種IIP如何解決設計和制造過程各個階段的良品率問題。声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。 举报投诉
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