CN0290 本電路使用 EVAL-CN0290-SDPZ 電路板和 EVAL-SDP-CS1Z 系統演示平臺(SDP-S)評估板。這兩片板具有120引腳的對接連接器，可以快速完成設置并評估電路性能。EVALCN0290-SDPZ板含有本筆記中描述的電路。SDP-S評估板與整數N評估軟件配合使用，用于對芯片寄存器上的ADF4106編程。 設備要求 帶USB端口和Windows? XP、Windows Vista?(32位)或Windows? 7(32位)PC EVAL-CN0290-SDPZ電路評估板 EVAL-SDP-CS1Z SDP評估板 整數N v7或以上評估軟件 電源：+5.5 V RF信號源(R&S SMA100或同等元件) 頻譜分析儀(Agilent FSUP或同等設備) 帶SMA連接器的同軸RF電纜 開始使用 有關軟件安裝和測試設置，請參考UG-582用戶指南。設計支持包含有原理圖、布局文件和物料清單(www.analog.com/CN0290-DesignSupport)。有關更多詳 情，請參閱ADF4106、ADCLK905和ADCLK925數據手冊。 功能框圖 功能框圖和簡化原理圖，請分別參閱本電路筆記的圖1和圖2。測試設置的框圖如圖6所示。 設置與測試 設置設備后，使用標準RF測試方法測量電路的相位噪聲和相位抖動。 單電源PECL/LVPECL比較器(如 ADCMP553)可以用于要求REFIN工作于壓擺率低于10 V/μsec的信號下的應用。ADCMP553采用一個類似于ADCLK905/ADCLK925的輸出級來驅動REFIN/RFIN輸入，但比較器的輸入必須以一個50 Ω源阻抗驅動，其共模電壓應支持所要求的信號擺幅。 諸如ADCMP600高速CMOS比較器一類的其他緩沖器可以用來提高REFIN電路的壓擺率，但必須評估其在目標應用中的附加的抖動。 增加的所有元件都會帶來一定量的附加的噪聲，結果可能導致帶內相位噪聲和相位噪聲抖動性能下降。對于某些應用來說，這可能是可以接受的，在這些應用中，相位噪聲性能的下降仍然處于可接受范圍之內。 ADCLK9xx系列時鐘緩沖器擁有超低的附加的抖動性能，但低壓擺率信號輸入會使該額定性能下降。須查閱ADCLK9xx數據手冊，以評估性能下降幅度。 EVAL-CN0290-SDPZ電路板的照片如圖5所示。 ? 圖5. EVAL-CN0290-SDPZ板的照片(連接至EVAL-SDP-CS1Z板) ? 圖6. 相位噪聲和相位抖動測試測量設置 ? ADF4106頻率合成器可以用來在RF接收器、發射器、信號分析儀、數據生成器或者任何要求本振功能的RF應用的上變頻和下變頻部分實現本振功能。當頻率合成器與一個外部環路濾波器和電壓控制振蕩器(VCO)一起使用時，則可以實現完整的鎖相環(PLL)。 ADF4106是一款整數-N PLL，其中，通道步長為整數N。該器件的RF頻率輸出范圍最高為6 GHz，簡單易用，額定相位噪聲低，一般為?223 dBc/Hz(歸一化相位噪底)。圖1所示為低噪聲單頻時鐘應用中采用ADF4106的完整鎖相環的功能框圖，圖2為其簡化原理圖。 圖2. 針對ADF4106的參考頻率和RF頻率輸入提供時鐘緩沖的低相位噪聲鎖相環簡化原理圖 ? 低噪聲10 MHz參考源由 ADCLK905 緩沖，并交流耦合至ADF4106 PLL的 REFIN。VCO是一款低噪聲、100 MHz正弦波 VCXO，其輸出交流耦合至 ADCLK925的50 Ω輸入負載。該VCXO與ADCLK925之間的接口非常簡單，因為兩個器件在負載和信號電平要求方面都是匹配的。ADCLK925 1:2緩沖器輸出級同時向PLL提供RFOUT信號和所需RF反饋信號。 ADF4106 PLL以專用的3.3 V ADP150 低噪聲LDO供電，兩個時鐘緩沖器(ADCLK905、ADCLK925)則由第二ADP150供電。ADP150的輸出電壓噪聲僅為9 μV rms，可同時為PLL和時鐘緩沖器提供低相位噪聲保障。 低噪聲VCXO由 ADP7102 低噪聲5 V線性穩壓器供電，以減少VCO推壓的影響(等效于電源抑制)。 參考輸入時鐘緩沖器 PLL的 REFIN 和 RFIN 輸入級的時鐘緩沖器需要具備低附加的抖動，在工作頻率下需要具有充足的壓擺率，還需要有足夠的信號擺幅以達到ADF4106的要求。 ADCLK905/ADCLK925是超快ECL時鐘/數據緩沖器，專為盡可能降低寬輸入壓擺率范圍下的附加隨機抖動而設計。它們采用全擺幅ECL發射極耦合邏輯輸出驅動器，傳播延遲為95 ps，隨機抖動為60 fs。這些器件的上升/下降時間(20%至80%)為60 ps(典型值)，相當于約8000 V/μs的壓擺率。 ADCLK905用于緩沖10 MHz REFIN頻率源。許多應用通常采用10 MHz的參考頻率。根據可用的信號擺幅，壓擺率可能達不到ADF4106的50 V/μsec(最小值)壓擺率要求。例如，10 MHz 0 dBm正弦波的壓擺率只有20 V/μs。 選擇ADCLK905作為 REFIN 時鐘緩沖器，以提高10 MHz頻率源的壓擺率。ADCLK905的低附加的抖動確保REFIN時鐘緩沖器帶來的任何附加的抖動都是最小的。PLL帶寬范圍內的參考噪聲不衰減，從而使參考噪聲保持于低位，這是選擇組件時的一個主要因素。ADCLK905的附加的抖動較低，為60 fs，這使其成為必然選擇。在50 Ω環境中，輸入和輸出的匹配對性能有著重要的影響。ADCLK905的輸入緩沖器同時為兩個D輸入提供內部50 Ω端接電阻。這兩個50 Ω電阻之間的中心抽頭 VT從外部連接至互補D輸入和 VREF引腳。 這些引腳通過一個陶瓷電容去耦。 ADCLK905的PECL輸出級從各端將800 mV直接驅動至端接于 VCC ? 2 V的50 Ω負載。端接通過每個ADCLK905輸出端的一個電阻端接實現。對于VCC=3.3 V，建議使用150 Ω的接地電阻。 輸出設計用于驅動傳輸線路，每個輸出引腳的負載阻抗應相匹配。ADCLK905 Q輸出在交流耦合至ADF4106 REFIN的高阻抗輸入之前，交流耦合至50 Ω負載。未使用的互補性Q輸出應通過類似負載端接。 R輸入時鐘緩沖器 ADCLK925用于緩沖來自低噪聲VCXO的100 MHz RFIN。RFIN要求的最小壓擺率為320 V/μsec。ADCLK925提供 RFIN 輸入端所需壓擺率。ADCLK925的低附加的抖動對PLL相位噪聲性能的影響很小。ADCLK925的1:2輸出級簡化了PLL的反饋，無需使用分頻器和匹配元件。 PECL輸出級從各端將800 mV直接驅動至端接于 VCC ? 2V的50 Ω負載。通過一個150 Ω接地電阻，無需使用額外的電源，即可實現這一目標，如圖2所示。ADF4106的 RFIN 輸入級的額定最大信號電平為±600 mV。30 Ω的串聯電阻將ADCLK925的輸出擺幅降至該值以下。ADCLK925輸出端交流耦合至ADF4106的50 Ω差分輸入端。ADCLK925的第二輸出端以類似方式端接，提供RFOUT信號。 PLL設計與性能 ADIsimPLL?軟件用于設計PLL的環路濾波器，使用的是要求的低頻率值，即10 MHz REFIN和100 MHz RFIN。該環路濾波器的帶寬為818 Hz，相位裕量為45°。 圖3所示為ADIsimPLL仿真相位噪聲，表明ADF4106 PLL環路在低頻下鎖定，增量相位噪聲很小。 PLL系統的實際測得相位噪聲如圖4所示。 圖3. 來自ADIsimPLL的仿真相位噪聲圖 ? 圖4. 采用Agilent FSSUP頻譜分析儀測得的相位噪聲圖 ? 用于生成環路濾波器元件的ADIsimPLL軟件也可用來模擬電路性能。ADIsimPLL假定，REFIN 和 RFIN輸入提供充足的信號壓擺率和信號擺幅。ADIsimPLL允許模擬ADF4106PLL所使用的參考源，對于本設置來說，即是R&S SMA100信號發生器。 模擬單端10 MHz、0 dBm參考輸入信號的相位噪聲時，使用的是10 Hz和1 MHz的失調值下的測得值。利用Agilent FSUP頻譜分析儀來測量這些失調值下的參考相位噪聲。 為了在ADIsimPLL中模擬VCO性能，需要將ADCLK925數據手冊和CVSS-945 VCXO (Crystek Crystals, 12730 Commonwealth Drive, Fort Myers, Florida 33913)的相位噪聲數據結合起來，如表1所示。 表 1. 合并相位噪聲 相位噪聲失調 ADCLK925 (dBc/Hz) VCXO(dBc/Hz) 合計(dBc/Hz) 10HZ -140 -86 -86 1MHZ -158 -172 -157 ADCLK925數據手冊中10 Hz失調下的相位噪聲值為?140 dBc，其對合并1/f相位噪聲的影響可以忽略不計。10 Hz失調下的合并1/f相位噪聲為?86dBc/Hz。 1 MHz失調下的合并相位噪聲為?157 dBc/Hz。 在數據手冊中，ADCLK925在1 MHz失調下的相位噪聲為–161 dBc/Hz。這是以差分方式測量所得結果，因此，在使用單端輸出時，需要對數據手冊中的測得噪底調整3 dB。VCXO的相位噪聲為?172 dBc/Hz，其對合并相位噪聲的貢獻幾乎可以忽略不計。 測得結果與仿真結果比較 表2所示為相位噪聲和相位抖動的仿真結果和測得結果。相位噪聲在失調值100 Hz、2 kHz和100 kHz測得。相位抖動為100 Hz至30 MHz的積分結果。在本次仿真中，ADIsimPLL程序使用的是面向參考源和VCO的點噪底模型。結果，ADIsimPLL中的模型非常接近1/f噪聲和噪底，但在中間失調值下，它們可能與載波相差幾dB。 表2. ADF4106 PLL系統的仿真和測得相位噪聲及相位抖動 參數 仿真 測得 PN Offset of 100Hz dBc/Hz -113 dBc/Hz -114 dBc/Hz PN Offset of 2 kHz dBc/Hz -126 dBc/Hz -122 dBc/Hz PN Offset of 100 kHz dBc/Hz -156 dBc/Hz -156 dBc/Hz Phase Jitter(100Hz to 30MHz) 208fs 276fs CN0290 擴展高性能鎖相環的低頻范圍 CN0290 | circuit note and reference circuit info 擴展高性能鎖相環的低頻范圍 | Analog Devices 圖1所示電路是一種高性能鎖相環(PLL)，它利用高速時鐘緩沖器和低噪聲LDO來維持低相位噪聲，即使在低參考頻率和RF頻率下也可如此。 圖1. EVAL-CN0290-SDPZ的功能框圖(簡化原理圖：未顯示所有連接和去耦) ? 例如，多種ADI PLL(如ADF4106) 的最小參考頻率和RF輸入頻率的額定值都分別為20 MHz和500 MHz。使用圖1所示額外時鐘緩沖器，可以將頻率范圍降至10 MHz的參考頻率和100 MHz的RF輸入頻率。 CN0290 The circuit shown in Figure 1 is a high performance phase locked loop (PLL) that uses high speed clock buffers and low noise LDOs to maintain low

• 帶擴展低頻范圍的鎖相環
• LO低至10MHz,RF低至100MHz
• 低失真、低相位噪聲

(analog)