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時鐘域

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時鐘域就是時鐘信號的“勢力范圍“，一個時鐘域里只能存在一個時鐘信號，但是一個時鐘信號最多可以對應兩個時鐘域。

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時鐘域技術(shù)

一文解析跨時鐘域傳輸

一、單比特CDC傳輸1.1 慢到快快時鐘域相比慢時鐘域采樣速度更快，也就是說從慢時鐘域來到快時鐘域的信號一定可以被采集到。既然快時鐘一定可以采集到慢時...

2024-11-16 標簽：傳輸脈沖信號時鐘域 580 0

FIFO的深度應該怎么計算

FIFO是FPGA/IC設計中經(jīng)常使用到的模塊，它經(jīng)常被用在兩個模塊之間進行數(shù)據(jù)的緩存，以避免數(shù)據(jù)在傳輸過程中丟失。同時FIFO也經(jīng)常被用在跨時鐘域處理中。

2024-10-25 標簽：FPGA IC設計 fifo 335 0

RZ/N2L EtherCAT RMII時鐘域解決方案和優(yōu)勢解析

RZ/N2L是一種工業(yè)以太網(wǎng)通信用MPU，可輕松將網(wǎng)絡功能添加到工業(yè)設備中。

2024-05-28 標簽：控制器集線器工業(yè)以太網(wǎng) 1713 0

FIFO漫談之異步FIFO空滿信號的產(chǎn)生位置

格雷碼的事聊完了，后面順理成章的就是讀寫通路模塊的設計。不過在讀寫控制通路之前還要明確下另一個問題，就是空滿信號的產(chǎn)生位置的事情。

2024-03-19 標簽：fifo 格雷碼時鐘域 692 0

為什么格雷碼可以輔助解決多bit跨時鐘域的問題?？求解

單bit通過兩級同步打拍可以有效的解決亞穩(wěn)態(tài)問題。

2024-03-08 標簽：二進制 fifo RTL 1362 0

跨時鐘域的解決方案

在很久之前便陸續(xù)談過亞穩(wěn)態(tài)，F(xiàn)IFO，復位的設計。本次亦安做一個簡單的總結(jié)，從宏觀上給大家展示跨時鐘域的解決方案。

2024-01-08 標簽：FPGA設計 fifo CDC 918 0

valid-ready握手協(xié)議和enable-xoff協(xié)議對比

這一篇主要對比下valid-ready握手協(xié)議和enable-xoff協(xié)議，當然這個對比僅限于同時鐘域下的信號傳輸。

2023-12-04 標簽：寄存器 FIFO芯片信號傳輸 814 0

復位電路很簡單，但卻有很多門道

2023-12-07 標簽：復位電路時鐘域 681 0

跨時鐘域類型介紹同步FIFO和異步FIFO的架構(gòu)設計

在《時鐘與復位》一文中已經(jīng)解釋了亞穩(wěn)態(tài)的含義以及亞穩(wěn)態(tài)存在的危害。在單時鐘系統(tǒng)中，亞穩(wěn)態(tài)出現(xiàn)的概率非常低，采用同步設計基本可以規(guī)避風險。但在實際應用中，...

2023-09-19 標簽：fifo 時鐘時鐘域 2928 0

異步FIFO相關(guān)面試問題

又到了一年一度的招聘季節(jié)，有粉絲私信問了一個問題，一個關(guān)于以前流傳出來的大廠面試的題目，個人覺得算是比較經(jīng)典的題目，也是工作中經(jīng)常遇到的一個問題，所以準...

2023-10-01 標簽：fifo 信號時鐘域 634 0

采用格雷碼異步FIFO跟標準FIFO有什么區(qū)別

異步FIFO包含"讀"和"寫“兩個部分，寫操作和讀操作在不同的時鐘域中執(zhí)行，這意味著Write_Clk和Read_Clk的...

2023-09-14 標簽：fifo 信號時鐘域 1303 0

XILINX FPGA IP之FIFO Generator例化仿真

上文XILINX FPGA IP之FIFO對XILINX FIFO Generator IP的特性和內(nèi)部處理流程進行了簡要的說明，本文通過實際例子對該I...

2023-09-07 標簽：fpga Xilinx 仿真 1957 0

跨時鐘域電路設計：單位寬信號如何跨時鐘域

單位寬（Single bit）信號即該信號的位寬為1，通常控制信號居多。對于此類信號，如需跨時鐘域可直接使用xpm_cdc_single，如下圖代碼所示...

2023-08-16 標簽：電路設計仿真觸發(fā)器 1361 0

你一定要懂的CDC錯誤

本文描述的跨時鐘錯誤在特定場景下，有些是允許的，甚至有些是正常設計。因此IC設計者想要確認跨時鐘錯誤需要分析應用場景。

2023-07-24 標簽：寄存器靜態(tài)時序分析時鐘域 3610 0

什么是同步器？同步器傳輸數(shù)據(jù)的情景分析

如圖1所示電路結(jié)構(gòu)就叫同步器。左邊為時鐘域clk1，右邊兩個FF為時鐘域clk2，藍色的為CDC（clock domain cross）路徑。這種電路結(jié)...

2023-06-28 標簽：寄存器 CDC 同步器 3434 0

FPGA時序約束之偽路徑和多周期路徑

前面幾篇FPGA時序約束進階篇，介紹了常用主時鐘約束、衍生時鐘約束、時鐘分組約束的設置，接下來介紹一下常用的另外兩個時序約束語法“偽路徑”和“多周期路徑”。

2023-06-12 標簽：fpga 時序約束時鐘域 1842 0

邊沿檢測電路設計

對于8位向量中的每個位，檢測輸入信號何時從一個時鐘周期的0變?yōu)橄乱粋€時鐘周期的1（類似于上升沿檢測）。應在從0到1的跳變發(fā)生后的周期內(nèi)設置輸出位。

2023-06-05 標簽：檢測電路 Verilog 狀態(tài)機 890 0

RAM/ROM存儲器的設計

隨機存儲器可以隨時從任何一個指定地址中讀出數(shù)據(jù)，也可以隨時將數(shù)據(jù)寫入任何一個指定的存儲單元中

2023-06-05 標簽：存儲器 ROM RAM 1546 0

如何實現(xiàn)串口數(shù)據(jù)的接收呢？

UART接收數(shù)據(jù)部分是接收另一個串口設備發(fā)送的數(shù)據(jù)，緩存到接收FIFO中。FIFO快要寫滿時，產(chǎn)生中斷通知CPU拿取數(shù)據(jù)，實現(xiàn)串口數(shù)據(jù)的接收。

2023-06-05 標簽：狀態(tài)機 FIFO存儲 UART接口 3780 0

波特率是什么？波特率設計

從宏觀理解，波特率表征了串口的傳輸速度。

2023-06-05 標簽：接收機計數(shù)器串口通信 2.7萬 0

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　　SDK一般指軟件開發(fā)工具包，軟件開發(fā)工具包一般都是一些軟件工程師為特定的軟件包、軟件框架、硬件平臺、操作系統(tǒng)等建立應用軟件時的開發(fā)工具的集合。軟件開發(fā)工具廣義上指輔助開發(fā)某一類軟件的相關(guān)文檔、范例和工具的集合。
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