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時鐘域

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時鐘域就是時鐘信號的“勢力范圍“，一個時鐘域里只能存在一個時鐘信號，但是一個時鐘信號最多可以對應兩個時鐘域。

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時鐘域技術

異步時鐘的同步處理

在異步系統中，由于數據和時鐘的關系不是固定的，因此會出現違反建立和保持時間的現象。

2023-06-05 標簽：RAM 觸發器 FIFO存儲 2634 0

跨時鐘域知識點梳理

隨著實習面試的臨近、秋招的逐步靠近，愈發覺得知識需要成系統，讓它們串接起來。不然，太容易忘了。

2023-05-29 標簽：脈沖 fifo 信號 1221 0

FIFO設計—異步FIFO

異步FIFO主要由五部分組成：寫控制端、讀控制端、FIFO Memory和兩個時鐘同步端

2023-05-26 標簽：FIFO存儲時鐘域時鐘信號 1551 0

UVM中phase的執行順序

代碼的書寫順序會影響代碼的實現（代碼之間存在依賴關系，如代碼B依賴于代碼A），所以區分出build_phase、connect_phase等

2023-05-26 標簽：UVM 時鐘域 DUT 1077 0

FPGA多bit跨時鐘域之格雷碼(二)

上一篇文章我們講了二進制轉gray碼，這次我們聊一下gray碼轉二進制碼。

2023-05-25 標簽：fpga 格雷碼 bit 1828 0

FPGA多bit跨時鐘域之格雷碼(一)

FPGA多bit跨時鐘域適合將計數器信號轉換為格雷碼。

2023-05-25 標簽：fpga fifo 格雷碼 2796 0

FPGA跨時鐘域處理方法(三)

所謂數據流跨時鐘域即：時鐘不同但是時間段內的數據量一定要相同。

2023-05-25 標簽：fpga Xilinx fifo 1864 0

FPGA跨時鐘域處理方法(二)

上一篇文章已經講過了單bit跨時鐘域的處理方法，這次解說一下多bit的跨時鐘域方法。

2023-05-25 標簽：fpga 信號計數器 1048 0

FPGA跨時鐘域處理方法(一)

跨時鐘域是FPGA設計中最容易出錯的設計模塊，而且一旦跨時鐘域出現問題，定位排查會非常困難，因為跨時鐘域問題一般是偶現的，而且除非是構造特殊用例一般的仿...

2023-05-25 標簽：fpga FPGA設計信號 2011 0

FPGA跨時鐘域處理的注意事項

跨時鐘域之間不能存在組合邏輯。跨時鐘域本身就容易產生亞穩態，如果在跨時鐘域之間存在組合邏輯會大大增加競爭冒險出現的概率。這一點在實際設計中通常會因為...

2023-05-24 標簽：fpga 信號組合邏輯 1025 0

深刻理解跨時鐘域的三個主要問題和解決方案

如今，SoCs正變得越來越復雜，數據經常從一個時鐘域傳輸到另一個時鐘域。

2023-05-11 標簽：時鐘總線觸發器 1521 0

跨時鐘域電路設計：多位寬數據通過FIFO跨時鐘域

FIFO是實現多位寬數據的異步跨時鐘域操作的常用方法，相比于握手方式，FIFO一方面允許發送端在每個時鐘周期都發送數據，另一方面還可以對數據進行緩存。需...

2023-05-11 標簽：電路設計 fifo 信號 3106 0

多位寬數據通過握手方式跨時鐘域

對于多位寬數據，我們可以采用握手方式實現跨時鐘域操作。該方式可直接使用xpm_cdc_handshake實現，如下圖所示。

2023-05-06 標簽：fpga 時鐘觸發器 1175 0

跨時鐘域電路設計：單周期脈沖信號如何跨時鐘域

參數REG_OUTPUT用于確定是否對最終輸出信號寄存；參數RST_USED用于確定是否使用復位信號；參數SIM_ASSERT_CHK則用于確定是否顯示...

2023-04-20 標簽：模塊電路設計觸發器 1461 0

跨時鐘域處理方法(二)

慢時鐘域采集從快時鐘域傳輸來的信號時，需要根據信號的特點來進行同步處理。對于單 bit 信號，一般可根據電平信號和脈沖信號來區分。

2023-03-28 標簽：信號脈沖信號時鐘域 916 0

跨時鐘域處理方法(一)

理論上講，快時鐘域的信號總會采集到慢時鐘域傳輸來的信號，如果存在異步可能會導致出現時序問題，所以需要進行同步處理。此類同步處理相對簡單，一般采用為延遲打...

2023-03-28 標簽：信號觸發器時鐘域 2173 0

Hyperram使用注意事項總結

出于功耗的考慮，易靈思在存儲方面提供了對hyperram的支持。在hyperram中使用中有些需要注意的，我們在這里稍做總結。

2023-02-01 標簽：存儲器 fifo 時鐘域 3079 0

FPGA User Guide之report_cdc

report_cdc 可以報告設計中所有的 cdc 路徑并將其分類（前提是時鐘被約束好），我們可以基于該報告來檢查設計中是否有不安全的 cdc 路徑。

2022-11-28 標簽：fpga CDC REPORT 1208 4

跨時鐘域的亞穩態的應對措施

即使 “打兩拍”能阻止“亞穩態的傳遞”，但亞穩態導致后續FF sample到的值依然不一定是符合預期的值，那 “錯誤的值” 難道不依然會向后傳遞，從而造...

2022-10-19 標簽：元器件亞穩態時鐘域 1158 0

三種跨時鐘域處理的方法

跨時鐘域處理是FPGA設計中經常遇到的問題，而如何處理好跨時鐘域間的數據，可以說是每個FPGA初學者的必修課。如果是還在校生，跨時鐘域處理也是面試中經常...

2022-10-18 標簽：fpga 寄存器時鐘域 7858 0

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