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賽靈思展示Zynq UltraScale+ MPSoC解決嵌入式視覺及控制系統(tǒng)的挑戰(zhàn)
CG 器件采用由雙核 Cortex-A53 及雙核 Cortex-R5 實(shí)時(shí)處理單元組成的異構(gòu)處理系統(tǒng)。這些器件與 16nm FinFET+ 可編程邏輯...
2019-08-01 標(biāo)簽:嵌入式賽靈思工業(yè)物聯(lián)網(wǎng) 1477 0
Xilinx Virtex Ultrascale? FPGA 電源解決方案
PMP9475 12V 輸入?yún)⒖荚O(shè)計(jì)以緊湊高效的設(shè)計(jì)提供為 Xilinx's Virtex? Ultrascale? 系列 FPGA 供電時(shí)所需的所有電...
基于賽靈思FPGA的端到端廣播平臺(tái)解決方案的實(shí)現(xiàn)
消費(fèi)者要求以前所未有的速度提供史無(wú)前例的海量?jī)?yōu)質(zhì)視頻,迫使廣播公司和設(shè)備制造商以更快的速度將低成本先進(jìn)解決方案投放市場(chǎng)。為滿足這一需求,賽靈思正著力推出...
DCM:即 Digital Clock Manager 數(shù)字時(shí)鐘管理,關(guān)于DCM的作用: 顧名思義DCM的作用就是管理,掌控時(shí)鐘的專用模塊。
當(dāng)ISE調(diào)用ModelSim進(jìn)行仿真的時(shí)候,如果在FPGA設(shè)計(jì)中使用了Xilinx提供的的IP core或者其他的原語(yǔ)語(yǔ)句,ModelSim不添加Xil...
Xilinx在2017嵌入式世界大會(huì)上展示響應(yīng)最快且可重配置的視覺導(dǎo)向智能系統(tǒng)
2017年3月16日,北京—All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc.,NASDAQ:XLNX))在正...
2017-03-17 標(biāo)簽:嵌入式賽靈思智能系統(tǒng) 1429 0
基于 FPGA 的 ASIC 原型可快速、準(zhǔn)確地實(shí)現(xiàn) SoC 系統(tǒng)建模和驗(yàn)證并加速軟件和固件的開發(fā)。Xilinx 推出Virtex?-7 2000T 器...
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載12:Spartan
Spartan-6 器件最多包含6 個(gè)CMT,12 個(gè)PLL。PLL 的主要用途是作為頻率合成器,產(chǎn)生更寬范圍的頻率輸出,在與CMT 中的DCM 連接時(shí)...
靈活應(yīng)變的計(jì)算平臺(tái)才能滿足運(yùn)行卷積神經(jīng)網(wǎng)絡(luò)的嵌入式 AI 的要求
在傳統(tǒng)的 SoC 中,決定性能的特性如存儲(chǔ)器架構(gòu)和計(jì)算精確度等是固定的。最小值通常為 8 位,由核心 CPU 定義,不過就給定的算法而言最佳精度可能更低。
通過芯片工藝和架構(gòu)為所有產(chǎn)品組合實(shí)現(xiàn)高功率效率
UltraScale+ 器件系列以低功耗半導(dǎo)體工藝(TSMC 16 納米FinFET+)為基礎(chǔ),與 7 系列 FPGA 及 SoC 相比,能將整體器件級(jí)...
運(yùn)行于Zynq SoC上μITRON(操作系統(tǒng))的繼任者:eT
eT-Kernel是由eSOL公司推出的基于T-Engine的操作系統(tǒng),有望成為?ITRON操作系統(tǒng)的繼任者,可在Zynq SoC上運(yùn)行。
在FPGA開發(fā)中盡量避免全局復(fù)位的使用?(1)
最近幾天讀了Xilinx網(wǎng)站上一個(gè)很有意思的白皮書(white paper,wp272.pdf),名字叫《Get Smart About Reset:T...
賽靈思FPGA設(shè)計(jì)技巧與應(yīng)用創(chuàng)新(二)
前面的博文中已經(jīng)提到了基于Sigma-Delta ADC采樣的數(shù)據(jù)采集系統(tǒng),并詳細(xì)說了Sinc3抽樣濾波器的設(shè)計(jì)方法,在有詳細(xì)介紹。后來將前面的ADC也...
2017-02-11 標(biāo)簽:FPGAFPGA設(shè)計(jì)賽靈思 1355 0
在Vivado 2021.2的VCK190 boardfile里DDR4-DIMM的DQ width被限制為64bit,不能使能ECC功能。如果需要在V...
賽靈思 Zynq UltraScale+ MPSoC 上的 Xen 管理程序教程
通過這篇有趣的教程,熟悉運(yùn)行在賽靈思 Zynq UltraScale+ MPSoC 上的 Xen 管理程序。 賽靈思和 DornerWorks 的系統(tǒng)軟...
logiADAK 套件可演示業(yè)界一流的自動(dòng)校準(zhǔn) IP(logiOWL 汽車自校準(zhǔn))。基于 logiOWL 的自動(dòng)校準(zhǔn)運(yùn)行完全嵌入在車輛中。此外,它還可在...
2019-07-31 標(biāo)簽:賽靈思自動(dòng)校準(zhǔn) 1331 0
Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)(基礎(chǔ)篇)連載21:Spartan
為了更好的控制時(shí)鐘,Virtex-6器件分成若干個(gè)時(shí)鐘區(qū)域,最小器件有6個(gè)區(qū)域,最大器件有18個(gè)區(qū)域。每個(gè)時(shí)鐘區(qū)域高40個(gè)CLB。在時(shí)鐘設(shè)計(jì)中,推薦使用...
賽靈思ASIC級(jí)UltraScale架構(gòu)要素及相關(guān)說明
ASIC級(jí)UltraScale架構(gòu)要素包括海量數(shù)據(jù)流、高度優(yōu)化的關(guān)鍵路徑、增強(qiáng)型DSP子系統(tǒng)、3D IC芯片間帶寬、海量I/O和存儲(chǔ)器帶寬、多區(qū)域類似A...
Aperi offers high computational processing in the Cloud for applications suc...
2019-01-10 標(biāo)簽:賽靈思 1297 0
賽靈思深耕數(shù)據(jù)中心加速卡應(yīng)用 推出全新的Xilinx? 實(shí)時(shí)服務(wù)器參考架構(gòu)
賽靈思選擇的策略一方面是面向了人工智能特別是機(jī)器學(xué)習(xí)的推斷,另一方面則是深耕數(shù)據(jù)中心加速卡應(yīng)用,試圖能盡可能脫離跟處理器之間的板級(jí)設(shè)計(jì),從而巧妙地回避開...
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