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請問Block RAM的資源如何計算？

當使用ram時，width是960bit，depth是16bit，只有15Kb大小，為什么占用了很多個BRAM？

2024-05-06 標簽：BRAM 544 0

基于FPGA設計的BRAM內部結構

再看末級觸發器對BRAM時序性能的影響，下圖依次展示了7系列FPGA、UltraScale+和Versal芯片在未使用和使用末級觸發器兩種情形下時鐘到輸...

2024-04-25 標簽：FPGA 鎖存器觸發器 416 0

基于FPGA BRAM的多端口地址查找表與FPGA BRAM的資源分析

在多端口交換機的設計中，交換機的每個端口都會各自維護一張查找表，數據幀進入到交換機后，需要進行查表和轉發。

2024-05-01 標簽：FPGA 存儲器交換機 1571 0

FPGA的BRAM資源使用優化策略

FPGA的BRAM和LUT等資源都是有限的，在FPGA開發過程中，可能經常遇到BRAM或者LUT資源不夠用的情況。

2023-08-30 標簽：fpga 芯片 ROM 2876 0

怎樣使用毛刺濾波器來濾除毛刺和反彈？

可編程邏輯系統通常部署在可能存在噪聲的應用中。這種噪聲會影響可編程邏輯設計接收的信號。

2023-08-30 標簽：濾波器寄存器狀態機 2338 0

Vivado中BRAM IP的配置方式和使用技巧

FPGA開發中使用頻率非常高的兩個IP就是FIFO和BRAM，上一篇文章中已經詳細介紹了Vivado FIFO IP，今天我們來聊一聊BRAM IP。

2023-08-29 標簽：fpga 寄存器 fifo 6071 0

論SRAM型FPGA軟核Microblaze抗單粒子加固的方法

Microblaze是32位/64位 RISC軟核處理器，可以用作微處理器、實時處理器和應用處理器（Linux+MMU）。

2023-08-28 標簽：fpga sram 微處理器 3761 0

fpga內部主要結構及其功能分析（Kintex-7FPGA內部結構）

Kintex-7 FPGA的內部結構相比傳統FPGA的內部結構嵌入了DSP48E1，PCIE，GTX,XADC,高速IO口等單元，大大提升了FPGA的性能。

2023-08-24 標簽：dsp fpga Xilinx 2116 0

FPGA設計中BRAM的知識科普

FPGA設計中，BRAM是一項非常關鍵的內置存儲資源，FPGA開發需要熟練使用BRAM，今天再復習一下BRAM的知識，包括BRAM的定義、組成、應用等等。

2023-08-15 標簽：fpga DRAM FPGA設計 5466 0

AXI VIP當作master時如何使用？

?AXI接口雖然經常使用，很多同學可能并不清楚Vivado里面也集成了AXI的Verification IP，可以當做AXI的master、pass t...

2023-07-27 標簽：仿真器 VCS AXI總線 1671 0

易靈思IDE更新ROM可以不用全編譯了

之前有人問題易靈思的BRAM是否可以修改ROM的初始化參數，像xilinx一樣不需要編譯，也有人問RISC 修改了bootloader有沒有辦法不用重新...

2023-06-30 標簽：Xilinx IDE RISC 964 0

握手機制、通道依賴性及AXI-Lite握手實例

AXI4：高性能內存映射需求（如讀寫DDR、使用BRAM控制器讀寫BRAM等），為了區別，有時候也叫這個為 AXI4-Full；

2023-06-25 標簽：FPGA設計接收機 BRAM 1426 0

Xilinx FPGA AXI4總線（二）用實例介紹5個讀寫通道

AXI4協議是一個點對點的主從接口協議，數據可以同時在主機（Master）和從機（Slave）之間**雙向** **傳輸** ，且數據傳輸大小可以不同。

2023-06-21 標簽：FPGA設計 FIFO存儲 BRAM 3487 0

Xilinx FPGA AXI4總線（一）介紹【AXI4】【AXI4-Lite】【AXI-Stream】

從 FPGA 應用角度看看 AMBA 總線中的 AXI4 總線。

2023-06-21 標簽：控制器 FPGA設計 DDR 2280 0

Xilinx FPGA異步復位同步釋放—同步后的復位該當作同步復位還是異步復位？

針對異步復位、同步釋放，一直沒搞明白在使用同步化以后的復位信號時，到底是使用同步復位還是異步復位？

2023-06-21 標簽：寄存器觸發器 FDR 1479 0

簡單講解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進行數據和指令傳輸。如果有多個設備需要使用AXI協議對AXI接口的BRAM進行讀...

2023-06-19 標簽：控制器 RTL VCS 1.0萬 0

FIFO IP核報Memory Collision Error on RAMB36E1解決方案

以前很少用到仿真，這次在仿真的過程中，遇到了某個警告，于是轉過頭又去研究了FIFO中的Safety Circuit的作用。

2023-06-19 標簽：FPGA設計 RAM FIFO存儲 1733 0

處理FPGA原型設計需要多長時間？

FPGA設計的五個主要任務：邏輯綜合、門級映射、整體功能邏輯布局、邏輯資源互連布線

2023-05-23 標簽：FPGA設計 EDA工具 RTL 628 0

如何通過NoC從Versal?應用處理單元(APU)訪問AXI BRAM呢？

Versal 架構將“Scalar Engine”（標量引擎）、“Adaptable Engine”（自適應引擎）和“Intelligent Engin...

2023-03-13 標簽：dsp 存儲器 APU 831 0

探究一種避免綜合與實現直接修改BRAM初始化值的方法

以交換機設計為例。在交換機設計前期，轉發表項是固化在交換機內部的（給FPGA片內BRAM初始值），但是在測試過程中，往往需要對表項進行修改，如果直接修改...

2023-02-02 標簽：fpga 交換機 DCP 971 0

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