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標(biāo)簽 > clk

clk

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clk技術(shù)

FPGA設(shè)計(jì)之Verilog中clk為什么要用posedge而不用negedge?

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Verilog是一種硬件描述語言,用于描述數(shù)字電路的行為和特性。在Verilog中,時(shí)鐘信號(hào)(clk)和線路是非常重要的,它用于同步電路中的各個(gè)模塊,確...

2023-10-10 標(biāo)簽:同步電路FPGA芯片時(shí)鐘信號(hào) 3938 0

如何設(shè)計(jì)一個(gè)對(duì)按鍵信號(hào)進(jìn)行計(jì)數(shù)的計(jì)數(shù)器?

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detect_module模塊用于檢測按鍵信號(hào)的下降沿,當(dāng)檢測到下降沿后,輸出一個(gè)時(shí)鐘周期的高電平。

2023-10-10 標(biāo)簽:寄存器計(jì)數(shù)器CLK 1770 0

仿真測試3:分頻、奇數(shù)、偶數(shù)

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通過一個(gè)標(biāo)志信號(hào)作為偶6分頻的工作時(shí)鐘(可靠,常用)

2023-10-10 標(biāo)簽:fpga寄存器晶振 464 0

單口RAM、同步FIFO、異步FIFO的設(shè)計(jì)

if((!empty && re)&&(!full && we))// 同時(shí)讀寫,計(jì)數(shù)不變;

2023-10-09 標(biāo)簽:RAM二進(jìn)制FIFO芯片 687 0

有限狀態(tài)機(jī)分割設(shè)計(jì)

有限狀態(tài)機(jī)分割設(shè)計(jì),其實(shí)質(zhì)就是一個(gè)狀態(tài)機(jī)分割成多個(gè)狀態(tài)機(jī)

2023-10-09 標(biāo)簽:有限狀態(tài)機(jī)狀態(tài)機(jī)fsm 651 0

RT-Thread開發(fā)GD32F450添加adc外設(shè)

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開發(fā)板使用的是gd32f450zk,env工具使用的版本是1.3.5,rtthread版本是5.0.0

2023-10-08 標(biāo)簽:GPIOCLKADC 1531 0

FPGA設(shè)計(jì)中的模塊化設(shè)計(jì)

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模塊化設(shè)計(jì)是FPGA設(shè)計(jì)中一個(gè)很重要的技巧,它能夠使一個(gè)大型設(shè)計(jì)的分工協(xié)作、仿真測試更加容易,代碼維護(hù)或升級(jí)也更加便利。

2023-10-07 標(biāo)簽:FPGA設(shè)計(jì)CLK 1543 0

AD數(shù)據(jù)轉(zhuǎn)換-SAR ADC介紹

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基本SAR(Successive Approxmation Register)ADC結(jié)構(gòu)中包括采樣保持S&H電路、比較器、DAC、SAR邏輯四個(gè)單元。

2023-09-26 標(biāo)簽:SAR比較器CLK 2351 0

使用普通的多路復(fù)用器進(jìn)行切換時(shí)鐘會(huì)發(fā)生什么?

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在現(xiàn)代芯片中,芯片運(yùn)行時(shí)有必要在兩個(gè)不同的時(shí)鐘之間切換。如果我們使用普通的多路復(fù)用器進(jìn)行切換時(shí)鐘會(huì)發(fā)生什么?

2023-09-20 標(biāo)簽:時(shí)鐘鎖存器多路復(fù)用器 1600 0

如何使用Verilog硬件描述語言描述時(shí)序邏輯電路?

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時(shí)序邏輯電路的特點(diǎn)是輸出信號(hào)不僅與電路的輸入有關(guān),還與電路原來的狀態(tài)有關(guān)。

2023-09-17 標(biāo)簽:FPGA設(shè)計(jì)反相器D觸發(fā)器 3203 0

看看兩個(gè)使用Verilog HDL設(shè)計(jì)的簡單電路

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與非門的Verilog 描述如下圖所示,源程序文件的后綴為.v。

2023-09-17 標(biāo)簽:D觸發(fā)器時(shí)序邏輯電路Module 1617 0

LED模組上的芯片都有哪些不同?

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LED模組上面有好幾種芯片,每一種芯片所控制的信號(hào)和功能都各有不同,下面我們以單個(gè)模組控制信號(hào)的走向來逐一認(rèn)識(shí)和分析它們的不同。

2023-09-08 標(biāo)簽:LED芯片鎖存器直流電源 3565 0

異步復(fù)位寄存器的0時(shí)刻是如何進(jìn)行賦值的呢?

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Verilog規(guī)范告訴我們:negedge 事件指的是如表43所示的跳變,發(fā)生negedge事件時(shí)才會(huì)執(zhí)行操作。那么0時(shí)刻,是如何執(zhí)行操作的呢?

2023-09-07 標(biāo)簽:寄存器D觸發(fā)器CLK 1051 0

clock-gating的綜合實(shí)現(xiàn)

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在ASIC設(shè)計(jì)中,項(xiàng)目會(huì)期望設(shè)計(jì)將代碼寫成clk-gating風(fēng)格,以便于DC綜合時(shí)將寄存器綜合成clk-gating結(jié)構(gòu),其目的是為了降低翻轉(zhuǎn)功耗。

2023-09-04 標(biāo)簽:寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 1920 0

為什么要用Serdes?

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在芯片內(nèi)部,信號(hào)一般都是通過并行傳輸?shù)模驗(yàn)榇袀鬏攲?shí)在是太慢了。

2023-09-01 標(biāo)簽:CLKI2C協(xié)議ADC采樣 1150 0

數(shù)字前中后端都不得不熟練的clock switch設(shè)計(jì)

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插入下降沿觸發(fā)的D觸發(fā)器,當(dāng)前已打開的時(shí)鐘路徑上的時(shí)鐘會(huì)在其下降沿之后先關(guān)閉,然后待打開時(shí)鐘路徑上的時(shí)鐘在其下降沿之后即打開。如下所示:從下圖第二個(gè)箭頭...

2023-08-29 標(biāo)簽:D觸發(fā)器MuxCLK 1019 0

淺析異步復(fù)位同步釋放與同步復(fù)位打拍模塊

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異步復(fù)位同步釋放:rst_synchronizer.v

2023-08-21 標(biāo)簽:寄存器延時(shí)器同步器 1010 0

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請(qǐng)根據(jù)這段代碼寫一個(gè)assertion檢查 count 每次加5。

2023-08-12 標(biāo)簽:VCSSVAFIFO存儲(chǔ) 1210 0

set_output_delay的本質(zhì)是什么?淺談set_ouput_delay時(shí)序

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set_output_delay是對(duì)模塊output信號(hào)在模塊外部延遲的約束,本質(zhì)上EDA工具會(huì)根據(jù)約束調(diào)整內(nèi)部器件(UFF0)的類型,擺放位置以及組合...

2023-08-12 標(biāo)簽:EDA工具觸發(fā)器延時(shí)器 1994 0

如何在VScode中用AI補(bǔ)全V/SV代碼呢?

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昨天群里小伙伴說在VScode中用AI寫verilog效果很好。小編以前編輯代碼都是用gvim。抱著學(xué)習(xí)的心態(tài),我在linux下嘗試了下用VScode寫代碼。

2023-08-03 標(biāo)簽:Linux系統(tǒng)I2C總線CLK 3453 0

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