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說的是一塊數(shù)字采集板的調(diào)試,主要器件也不多,主要是公司的ADC,ADI的時鐘芯片和Xilinx的FPGA,還有一些DC-DC和LDO。
什么是自動時鐘門控結(jié)構(gòu)呢?關(guān)于自動時鐘門控的解析
每次作為面試官問一些RTL功耗優(yōu)化的問題時候,都會希望聽到一個答案:優(yōu)化了RTL的clk-gating比例。
編寫一個創(chuàng)建模塊dut實例(具有任何實例名稱)的測試平臺,并創(chuàng)建一個時鐘信號來驅(qū)動模塊的clk輸入。時鐘周期為 10 ps。時鐘應(yīng)初始化為零,其第一個轉(zhuǎn)...
FPGA時序分析-建立時間和保持時間裕量都是inf怎么解決呢?
今天有個小伙伴遇到一個問題,就是在vivado里面綜合后看到的建立時間和保持時間裕量都是inf,我們來看看怎么解決這個問題。
2023-07-30 標簽:fpgaFPGA設(shè)計寄存器 1362 0
使用OSERDES發(fā)送高速串行數(shù)據(jù)
OSERDES實現(xiàn)并串轉(zhuǎn)換,只需要管發(fā)送并不需要管接收到的數(shù)據(jù)如何,所以它的操作相對于ISERDES來說簡單;
2023-06-16 標簽:FPGA設(shè)計DDRSDR 1282 0
如果IP已經(jīng)采用OOC綜合那么是否可以將其修改為Global綜合方式?
相比于Project模式,Vivado Non-Project模式可以提供用戶更多的控制權(quán),進而用戶可以自主管理整個編譯流程
Easier UVM Code Generator Part 4:生成層次化的驗證環(huán)境
本文使用Easier UVM Code Generator生成包含多個agent和interface的uvm驗證環(huán)境。
SaberRD狀態(tài)機建模工具介紹(二)狀態(tài)機建模工具使用示例
假設(shè)電阻阻值為r_normal,首先打開狀態(tài)機建模工具,添加電阻端口,電阻端口包含貫通變量電流和跨接變量電壓,使用分支型端口。
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