STM32 DMA控制器結(jié)構(gòu)框圖概述

DMA叫做直接存儲器訪問，用于在外設(shè)與存儲器之間與存儲器之間提供高速數(shù)據(jù)傳輸。

2023-07-22 標(biāo)簽：寄存器中斷處理FIFO存儲 1760 0

隊(duì)列與C++中的queue詳解

隊(duì)列就是一種線性的數(shù)據(jù)結(jié)構(gòu)，它與日常生活中排隊(duì)的隊(duì)列相似，即先進(jìn)先出（LIFO, First In First Out)，這點(diǎn)也是它與棧（Stack）的...

2023-07-18 標(biāo)簽：適配器緩存器C++語言 1757 6

Clock Domain Crossing跨時(shí)鐘域檢查

如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會切分成多個(gè)電壓域

2023-06-28 標(biāo)簽：寄存器SoC芯片RTL 1732 0

UART整體的仿真方法和testbench結(jié)構(gòu)講解

仿真部分結(jié)構(gòu)和設(shè)計(jì)類似，同樣有波特率、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)模型。仿真的實(shí)現(xiàn)比較靈活，不用考慮可綜合性。

2023-06-05 標(biāo)簽：寄存器接收機(jī)FIFO存儲 1678 0

FPGA設(shè)計(jì)技巧—多時(shí)鐘域和異步信號處理解決方案

有一個(gè)有趣的現(xiàn)象，眾多數(shù)字設(shè)計(jì)特別是與FPGA設(shè)計(jì)相關(guān)的教科書都特別強(qiáng)調(diào)整個(gè)設(shè)計(jì)最好采用唯一的時(shí)鐘域。

2023-12-22 標(biāo)簽：FPGA設(shè)計(jì)信號處理同步器 1620 0

講解幾點(diǎn)關(guān)于FIFO IP核使用時(shí)的注意事項(xiàng)

FIFO？還是FIFO IP核？這也需要寫總結(jié)嗎？太容易了吧。如果我是一個(gè)正在處于面試找工作中的年輕人，肯定關(guān)注的是如何手撕FIFO，這也是當(dāng)時(shí)校招時(shí)候...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)寄存器RAM 1619 0

跨時(shí)鐘域信號該如何處理呢？

跨時(shí)鐘域是如何產(chǎn)生的呢？現(xiàn)在的芯片（比如SOC，片上系統(tǒng)）集成度和復(fù)雜度越來越高，通常一顆芯片上會有許多不同的信號工作在不同的時(shí)鐘頻率下。

2023-06-27 標(biāo)簽：IC設(shè)計(jì)SoC系統(tǒng)同步器 1610 0

FIFO設(shè)計(jì)—異步FIFO

異步FIFO主要由五部分組成：寫控制端、讀控制端、FIFO Memory和兩個(gè)時(shí)鐘同步端

2023-05-26 標(biāo)簽：FIFO存儲時(shí)鐘域時(shí)鐘信號 1570 0

FIFO設(shè)計(jì)—同步FIFO

FIFO是異步數(shù)據(jù)傳輸時(shí)常用的存儲器，多bit數(shù)據(jù)異步傳輸時(shí)，無論是從快時(shí)鐘域到慢時(shí)鐘域，還是從慢時(shí)鐘域到快時(shí)鐘域，都可以使用FIFO處理。

2023-05-26 標(biāo)簽：存儲器DRAM芯片FIFO存儲 1542 0

實(shí)際底層的RAM尺寸到底是多少呢？就是32x119嗎？

在ASIC設(shè)計(jì)中，我們使用FIFO或者RAM的時(shí)候經(jīng)常會用到校驗(yàn)位，例如奇偶校驗(yàn)或者ECC（海明碼）校驗(yàn)，當(dāng)然，也有可能不使用任何校驗(yàn)位。

2023-08-31 標(biāo)簽：RAMASIC設(shè)計(jì)ECC 1515 0

AI芯片設(shè)計(jì)DNN加速器buffer管理策略

如前所述，數(shù)據(jù)緩存是創(chuàng)建高效DNN加速器的關(guān)鍵組件之一。因此，除了選擇適當(dāng)?shù)臄?shù)據(jù)流(控制數(shù)據(jù)緩存的位置和時(shí)間)外，DNN加速器還需要一個(gè)緩存方案

2023-10-17 標(biāo)簽：加速器緩沖器FIFO存儲 1511 0

如何配置sequence的仲裁算法和優(yōu)先級？

在UVM中，多個(gè)sequence可以同時(shí)被綁定到相同的sequencer并啟動(dòng)。這種測試場景在實(shí)際中是存在的，比如在模擬同一個(gè)總線master口上的不同...

2023-04-27 標(biāo)簽：處理器控制器UVM 1411 0

在valid ready協(xié)議中對ready進(jìn)行timing修復(fù)打拍的方法

首先將把目標(biāo)設(shè)計(jì)想象成一個(gè)黑盒子,如圖1所示，我們的目標(biāo)是將READY_DOWN通過打拍的方法獲得時(shí)序優(yōu)化。

2023-06-27 標(biāo)簽：寄存器AXI總線FIFO存儲 1397 0

從鎖存器角度看亞穩(wěn)態(tài)發(fā)生的原因及方案簡單分析

發(fā)生亞穩(wěn)態(tài)的原因是信號在傳輸?shù)倪^程中不能滿足觸發(fā)器的建立時(shí)間和保持時(shí)間。

2023-06-20 標(biāo)簽：鎖存器觸發(fā)器FIFO存儲 1392 0

數(shù)字IC設(shè)計(jì)中的異步FIFO簡介

在大規(guī)模ASIC設(shè)計(jì)中，**多時(shí)鐘系統(tǒng)**通常是不可避免的，這會導(dǎo)致不同時(shí)鐘域中的數(shù)據(jù)傳輸問題。

2023-09-20 標(biāo)簽：寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 1334 0

寫assertion很痛苦？了解一下SVA Checker Library

請根據(jù)這段代碼寫一個(gè)assertion檢查 count 每次加5。

2023-08-12 標(biāo)簽：VCSSVAFIFO存儲 1249 0

在UVM中component之間如何通信呢？

在簡單的測試平臺里，component之間通過變量或者config_db機(jī)制通信是可行的，但是如果在復(fù)雜測試平臺中依然使用這種耦合性很強(qiáng)的方式通信的話，...

2023-05-26 標(biāo)簽：UVMTLMIMP 1239 0

圖像流AXI-Stream生成BMP文件的實(shí)現(xiàn)思路

在實(shí)現(xiàn)上，由于bmp除去文件頭后也只是把圖像流數(shù)據(jù)按順序放而已

2023-06-27 標(biāo)簽：仿真器計(jì)數(shù)器BMP 1227 0