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fifo存儲技術

RTOS消息隊列的應用

基于RTOS的應用中，通常使用隊列機制實現任務間的數據交互，一個應用程序可以有任意數量的消息隊列，每個消息隊列都有自己的用途。

2023-05-29 標簽：adc RTOS ISR 638 0

verilog基礎知識介紹

組合邏輯：任何時刻電路的穩(wěn)定輸出，僅僅取決于該時刻各個輸入變量的取值。

2023-05-29 標簽：寄存器 Verilog 觸發(fā)器 1027 0

FIFO設計—異步FIFO

異步FIFO主要由五部分組成：寫控制端、讀控制端、FIFO Memory和兩個時鐘同步端

2023-05-26 標簽：FIFO存儲時鐘域時鐘信號 1551 0

FIFO設計—同步FIFO

FIFO是異步數據傳輸時常用的存儲器，多bit數據異步傳輸時，無論是從快時鐘域到慢時鐘域，還是從慢時鐘域到快時鐘域，都可以使用FIFO處理。

2023-05-26 標簽：存儲器 DRAM芯片 FIFO存儲 1524 0

在UVM中component之間如何通信呢？

在簡單的測試平臺里，component之間通過變量或者config_db機制通信是可行的，但是如果在復雜測試平臺中依然使用這種耦合性很強的方式通信的話，...

2023-05-26 標簽：UVM TLM IMP 1215 0

UVM TLM的基本概念介紹

在UVM中，transaction 是一個類對象，它包含了建模兩個驗證組件之間的通信所需的任何信息。

2023-05-24 標簽：UVM TLM FIFO存儲 1816 0

UVM response_handler和get_response機制

很多UVM用戶平時更多的使用get_response()方式去獲得uvm_driver的response，但get_response有些缺點

2023-05-23 標簽：UVM FIFO存儲 1821 0

MIPI dsi TX移植注意事項-update4

MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改了參數，一些參數也要做相應的調整。

2023-05-23 標簽：寄存器 MIPI FIFO存儲 1184 0

嵌入式環(huán)形隊列和消息隊列是如何去實現的？

嵌入式環(huán)形隊列和消息隊列是實現數據緩存和通信的常見數據結構，廣泛應用于嵌入式系統(tǒng)中的通信協(xié)議和領域。

2023-05-20 標簽：嵌入式系統(tǒng)CAN 無線通信 1139 0

RA6T2無傳感器矢量控制系統(tǒng)概述

相電流（單電阻）、逆變器總線電壓 (Vdc) 和轉速命令 (VR1) 在“單次掃描模式”下測量（使用硬件觸發(fā)器）。

2023-05-19 標簽：逆變器觸發(fā)器 VDC 343 0

芯片設計小經驗—異步電路跨時鐘域小結

關于異步電路，是面試里被問的最多的部分，網上也有很多很多的總結文章。這里有兩個原因。第一，這是一種比較成熟的通用設計手段，電路結構也比較經典。第二是因為...

2023-05-18 標簽：fpga EDA工具異步電路 2142 0

參數化RTL的驗證思路

參數化的代碼需要在靈活性和復雜性之間做出平衡，而且高度參數化代碼的驗證是一個非常具有挑戰(zhàn)性的工作。

2023-05-05 標簽：RTL UVM SVA 1719 0

如何配置sequence的仲裁算法和優(yōu)先級？

在UVM中，多個sequence可以同時被綁定到相同的sequencer并啟動。這種測試場景在實際中是存在的，比如在模擬同一個總線master口上的不同...

2023-04-27 標簽：處理器控制器 UVM 1361 0

芯片驗證中的checker和scoreboard介紹

典型的和驗證組件相對比較獨立的checker，這些checker通常與時序相關，例如檢查DUT中的狀態(tài)機是否永遠不會進入某個狀態(tài)，檢查接口上的vld-r...

2023-04-26 標簽：RTL FIFO存儲 AMBA協(xié)議 2329 0

FIFO使用及其各條件仿真介紹

FIFO（First In First Out ）先入先出存儲器，在FPG設計中常用于跨時鐘域的處理，FIFO可簡單分為同步FIFO和異步FIFO。

2023-04-25 標簽：FPGA設計存儲器 FIFO存儲 4081 0

基于RR的多路分發(fā)調用

在SpinalHDL代碼中,StreamArbiter提供了完善的多入一出的調度機制。里面可能應用的較多的是Round Robin調度。

2023-04-15 標簽：HDL FIFO存儲 1178 0

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