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用ChatGPT設(shè)計(jì)了一顆芯片

現(xiàn)代硬件設(shè)計(jì)始于以自然語(yǔ)言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當(dāng)?shù)挠布枋稣Z(yǔ)言（HDL），例如Ve...

2023-06-19 標(biāo)簽：芯片集成電路 Verilog 936 0

淺談DC綜合工具的工作流程

在電路設(shè)計(jì)自動(dòng)化的時(shí)代，綜合工具的作用不言而喻，通過(guò)綜合，設(shè)計(jì)人員能夠獲得自己所設(shè)計(jì)模塊的規(guī)模、時(sh...

2023-06-19 標(biāo)簽：電路設(shè)計(jì)HDL DC 3003 0

如何在Vivado中添加時(shí)序約束

前面幾篇文章已經(jīng)詳細(xì)介紹了FPGA時(shí)序約束基礎(chǔ)知識(shí)以及常用的時(shí)序約束命令，相信大家已經(jīng)基本掌握了時(shí)序約束的方法。

2023-06-23 標(biāo)簽：fpga HDL 編輯器 2921 0

FPGA時(shí)序約束的基礎(chǔ)知識(shí)

FPGA開(kāi)發(fā)過(guò)程中，離不開(kāi)時(shí)序約束，那么時(shí)序約束是什么？簡(jiǎn)單點(diǎn)說(shuō)，F(xiàn)PGA芯片中的邏輯電路，從...

2023-06-06 標(biāo)簽：fpga 邏輯電路 HDL 1643 0

Verilog中阻塞和非阻塞賦值金規(guī)

對(duì)于VerilogHDL語(yǔ)言中，經(jīng)常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對(duì)于初學(xué)者，往往非常迷惑這兩種賦值方式的用法，本章節...

2023-06-01 標(biāo)簽：模塊 Verilog HDL 1801 0

FPGA編程語(yǔ)言之verilog語(yǔ)法2

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱(...

2023-05-22 標(biāo)簽：電路設(shè)計(jì)Verilog HDL 1041 0

FPGA編程語(yǔ)言之verilog語(yǔ)法1

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱(...

2023-05-22 標(biāo)簽：元器件 Verilog HDL 1085 0

Vivado HDL編寫(xiě)示例

Vivado 軟件提供了HDL編寫(xiě)中常用的示例，旨在幫助初學(xué)者更好地理解和掌握HDL編程，這里分享一下verilog代碼示例。

2023-05-16 標(biāo)簽：寄存器 HDL 鎖存器 1287 0

Vivado綜合參數(shù)設(shè)置

如果你正在使用Vivado開(kāi)發(fā)套件進(jìn)行設(shè)計(jì)，你會(huì)發(fā)現(xiàn)綜合設(shè)置中提供了許多綜合選項(xiàng)。這些選項(xiàn...

2023-05-16 標(biāo)簽：HDL 編碼開(kāi)發(fā)套件 4522 0

IC設(shè)計(jì)全流程和要用到的EDA工具介紹

設(shè)計(jì)一款芯片，明確需求（功能和性能）之后，先由架構(gòu)工程師設(shè)計(jì)架構(gòu)，得出芯片設(shè)計(jì)方案，前端設(shè)計(jì)工程師形成RTL...

2023-05-12 標(biāo)簽：電源 IC設(shè)計(jì)eda 2157 0

SpinalHDL語(yǔ)法之Bool類(lèi)型

作為SpinalHDL語(yǔ)法篇的第一節(jié)，我們也從最簡(jiǎn)單的開(kāi)始。 Bool類(lèi)型定義

2023-05-05 標(biāo)簽：HDL 語(yǔ)法 747 0

SpinalHDL入坑之旅

可以下載scala的安裝包，然后進(jìn)行安裝，方式如下：（但我沒(méi)有安裝成功） scala下載地址：必須要安裝2.11.xx，這里我們安裝2.11.12...

2023-05-05 標(biāo)簽：HDL scala 711 0

FPGA設(shè)計(jì)原則總結(jié)

這里的面積指一個(gè)設(shè)計(jì)消耗 FPGA/CPLD 的邏輯資源的數(shù)量，對(duì)于 FPGA 可以用消耗的 FF(觸發(fā)器)和 LUT(查找表)來(lái)衡量，...

2023-05-04 標(biāo)簽：fifo Verilog HDL 707 0

簡(jiǎn)談FPGA引腳信號(hào)分配的幾個(gè)原則

現(xiàn)在的FPGA正變得越來(lái)越復(fù)雜，向引腳分配信號(hào)的任務(wù)曾經(jīng)很簡(jiǎn)單，現(xiàn)在也變得相當(dāng)繁復(fù)。下面這些用于...

2023-05-04 標(biāo)簽：fpga 信號(hào)HDL 1199 0

SpinalHDL BlackBox時(shí)鐘與復(fù)位

在SpinalHDL中使用之前已有的Verilog等代碼的時(shí)候需要將這些代碼包在一個(gè)BlackBox里面，但是如果這些代碼里面有時(shí)鐘和復(fù)位，我們需要怎么...

2023-05-04 標(biāo)簽：Verilog 時(shí)鐘 HDL 976 0

基于RR的多路分發(fā)調(diào)用

在SpinalHDL代碼中,StreamArbiter提供了完善的多入一出的調(diào)度機(jī)制。里面可能應(yīng)用的較多的是Round Robin調(diào)度。

2023-04-15 標(biāo)簽：HDL FIFO存儲(chǔ) 1292 0

FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開(kāi)源網(wǎng)站?

Opencores是一個(gè)開(kāi)源的數(shù)字電路設(shè)計(jì)社區(qū)，它提供了免費(fèi)的開(kāi)源IP（知識(shí)產(chǎn)權(quán)）核心，讓工...

2023-04-03 標(biāo)簽：fpga Verilog HDL 2000 0

在SpinalHDL中如何將ROM的初始化放置在RTL文件中？

在默認(rèn)情況下，SpinalHDL在生成代碼時(shí)會(huì)同時(shí)生成一個(gè)bin文件及一個(gè)RTL代碼文件。在RTL代碼中，會(huì)通過(guò)readme...

2023-04-01 標(biāo)簽：ROM HDL RTL 1173 0

為什么在Verilog HDL設(shè)計(jì)中一定要用同步而不能用異步時(shí)序邏輯？

同步時(shí)序邏輯是指表示狀態(tài)的寄存器組的值只可能在唯一確定的觸發(fā)條件發(fā)生時(shí)刻改變。只能由時(shí)鐘的正跳沿或負(fù)跳沿觸發(fā)的狀態(tài)機(...

2023-03-29 標(biāo)簽：邏輯電路 Verilog HDL 1586 0

邏輯綜合在整個(gè)IC設(shè)計(jì)流程RTL2GDS中的位置

根據(jù)摩爾定律的發(fā)展，晶體管的Poly的最小柵極長(zhǎng)度已經(jīng)到達(dá)了1nm甚至更小，集成電路的規(guī)模越來(lái)越大，集成度越來(lái)越高。

2023-03-27 標(biāo)簽：IC設(shè)計(jì)EDA工具 HDL 2269 0

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I2S總線(xiàn)，又稱(chēng) 集成電路內(nèi)置音頻總線(xiàn)，是飛利浦公司為數(shù)字音頻設(shè)備之間的音頻數(shù)據(jù)傳輸而制定的一種總線(xiàn)標(biāo)準(zhǔn)，該總線(xiàn)專(zhuān)門(mén)用于音頻設(shè)備之間的數(shù)據(jù)傳輸，廣泛應(yīng)用于各種多媒體系統(tǒng)。
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