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FPGA設(shè)計與DSP有何不同

FPGA側(cè)重于設(shè)計具有某個功能的硬件電路，內(nèi)部資源是VersaTiles（Actel FPGA）之類的微小單元，F(xiàn)PGA的內(nèi)部單元初始在編程前都是使用的...

2023-03-21 標(biāo)簽：dsp fpga HDL 1178 0

FPGA入門之FPGA 開發(fā)流程

FPGA 的設(shè)計流程就是利用 EDA 開發(fā)軟件和編程工具對 FPGA 芯片進(jìn)行開發(fā)的過程。原理圖和HDL(Hardware description la...

2023-03-21 標(biāo)簽：fpga 芯片 eda 3321 0

Verilog HDL之步進(jìn)電機(jī)驅(qū)動控制

步進(jìn)電機(jī)的用途還是非常廣泛的，目前打印機(jī)，繪圖儀，機(jī)器人等等設(shè)備都以步進(jìn)電機(jī)為動力核心。那么，下面我們就了解下什么是步進(jìn)電機(jī)，它是怎么控制的。

2023-03-17 標(biāo)簽：電動機(jī)步進(jìn)電機(jī)Verilog 1032 0

一文讀懂什么是數(shù)字 IC 設(shè)計

數(shù)字 IC 設(shè)計是一個程序過程，涉及將規(guī)格和功能轉(zhuǎn)換為數(shù)字塊，然后進(jìn)一步轉(zhuǎn)換為邏輯電路。許多與數(shù)字 IC 設(shè)計相關(guān)的限制來自代工工藝和技術(shù)限制。 ...

2023-03-16 標(biāo)簽：邏輯電路 HDL 數(shù)字IC 3901 0

編寫一個創(chuàng)建模塊dut實例的測試平臺

編寫一個創(chuàng)建模塊dut實例（具有任何實例名稱）的測試平臺，并創(chuàng)建一個時鐘信號來驅(qū)動模塊的clk輸入。時鐘周期為 10 ps。時鐘應(yīng)初始化為零，其第一個轉(zhuǎn)...

2023-03-13 標(biāo)簽：Verilog HDL 時鐘信號 1382 0

Verilog HDL鎖存器實現(xiàn)

input C,S, //Set Q to 1, Clear Q to 0

2023-03-06 標(biāo)簽：HDL 鎖存器 Verilog語言 1316 0

對DFT數(shù)字設(shè)計流程的介紹

相信很多ICer們在Light芯片的過程中無論前后端都聽過DFT設(shè)計測試，DFT全稱Design for Test(即可靠性設(shè)計)，眾所周知，測試的目的...

2023-03-06 標(biāo)簽：示波器 HDL DFT 3670 0

FPGA設(shè)計總結(jié)十五條

Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的。比較重要的層次有系統(tǒng)級（system）、算法級（Algorithm）、寄存器傳輸級（R...

2023-03-06 標(biāo)簽：fpga Verilog HDL 1073 0

使用Vivado Block Design設(shè)計解決項目繼承性問題

使用Vivado Block Design設(shè)計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有遇到，就是新設(shè)計的自定義 RTL 文件無法快速的添加...

2023-02-13 標(biāo)簽：HDL RTL AXI總線 3167 0

如何合理高效地使用狀態(tài)機(jī)呢？

今天還是更新狀態(tài)機(jī)，狀態(tài)機(jī)基本是整個HDL中的核心，合理、高效地使用狀態(tài)機(jī)，是數(shù)字電路中的重要技能。

2023-02-12 標(biāo)簽：HDL 狀態(tài)機(jī)fsm 895 0

科普一下xilinx verilog語法技巧

Vivado綜合根據(jù)HDL代碼的編寫方式推斷出四種類型的寄存器原語

2023-01-30 標(biāo)簽：寄存器 HDL 觸發(fā)器 2486 0

RTL級設(shè)計的基本要素和步驟是什么

　　綜合(Logic Synthesize)是指將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門等基本邏輯單元組成的門級連接(網(wǎng)表),并根據(jù)設(shè)計目標(biāo)與...

2023-01-17 標(biāo)簽：寄存器 HDL RTL 1.0萬 0

如何利用ZedBoard+AD9361的硬件板卡套裝產(chǎn)生點頻信號呢

之前我們基于matlab板級支持包在matlab的控制下，利用ZedBoard+AD9361的硬件板卡套裝產(chǎn)生了點頻信號。

2022-12-30 標(biāo)簽：HDL TCL AD9361 1631 0

為什么FPGA難學(xué)？FPGA的內(nèi)部結(jié)構(gòu)解析

“時鐘是時序電路的控制者”這句話太經(jīng)典了，可以說是FPGA設(shè)計的圣言。FPGA的設(shè)計主要是以時序電路為主，因為組合邏輯電路再怎么復(fù)雜也變不出太多花樣，理...

2022-12-02 標(biāo)簽：fpga HDL 觸發(fā)器 706 0

在SpinalHDL中如何快速地實現(xiàn)總線連接

教你在SpinalHDL中總線連接時針對總線的部分信號位寬不同時的如何快速地實現(xiàn)總線連接。

2022-11-28 標(biāo)簽：HDL 總線 870 0

verilog語言編寫規(guī)范

本規(guī)范的目的是提高書寫代碼的可讀性可修改性可重用性優(yōu)化代碼綜合和仿真的結(jié) 果指導(dǎo)設(shè)計工程師使用VerilogHDL規(guī)范代碼和優(yōu)化電路規(guī)范化公司...

2022-11-23 標(biāo)簽：Verilog HDL 編碼 1210 0

SpinalHDL中不可不知的位拼接符

在之前寫Verilog時，位拼接符是一個很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。

2022-11-12 標(biāo)簽：Verilog HDL 1259 0

怎樣去解決FPGA由于擁塞導(dǎo)致布線失敗的問題呢

時序收斂是指設(shè)計滿足所有的時序要求。針對綜合采用正確的 HDL 和約束條件就能更易于實現(xiàn)時序收斂。通過選擇更合適的 HDL、約束和綜合選項，經(jīng)過多個綜合...

2022-11-09 標(biāo)簽：fpga HDL 時序收斂 1450 0

通用HDL的技術(shù)特性

各種硬件描述語言 (HDL) 在過去幾年中不斷增強(qiáng)，確定哪種語言適合哪種設(shè)計的復(fù)雜性也隨之增加。許多設(shè)計人員和組織正在考慮是否應(yīng)該從一種 HDL 切換到...

2022-11-02 標(biāo)簽：硬件 HDL 仿真控制 1067 0

SpinalHDL語法篇之Bool類型

作為SpinalHDL語法篇的第一節(jié)，我們也從最簡單的開始。

2022-10-31 標(biāo)簽：Verilog HDL 1257 0

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HLS（HTTP Live Streaming）是Apple的動態(tài)碼率自適應(yīng)技術(shù)。主要用于PC和Apple終端的音視頻服務(wù)。包括一個m3u（8）的索引文件，TS媒體分片文件和key加密串文件。
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