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芯片后仿之SDF 3.0解析(三)

本文接著解析SDF3.0的Timing Checks Entries、Timing Environment Entries兩個部分。

2024-04-16 標簽：仿真 VCS 時序分析 1710 0

淺析SpinalHDL中Pipeline中的復位定制

之前有系列文章介紹了SpinalHDL中Pipeline的使用，最近在一個功能模塊中真實的使用了這個lib。

2024-03-17 標簽：FPGA 寄存器仿真器 1042 0

優化編譯和仿真的VCS使用技巧

任何事情的選擇很難是各個方面都會帶來優勢，所以需要結合自己的項目去權衡應該優化那些方面，哪里是關鍵的設計，那么選擇優化該方向。相關建議可以在文件dpo_...

2024-03-08 標簽：內存 VCS 1285 0

AI（VSO）賦能的VCS驗證流程

本質是讓設計人員聚焦于修復BUG，而不是花時間發現BUG。將需要大量人力的工作交給AI，極大的推動了覆蓋率收斂的速度。

2024-03-01 標簽：AI VCS 1224 0

網表時序仿真案例：淺說$width語法

在verilog中，$width是時序檢查函數，用于檢查脈沖的位寬是否符合要求。

2024-03-01 標簽：Verilog VCS CLK 2911 0

如何對Verilog/SystemVerilog代碼加密

os模塊中的system()函數接受一個字符串參數，其中包含要執行的命令。在21-22行中，line為字符串變量，和前面雙引號中的linux命令拼接在一...

2024-01-15 標簽：Verilog 字符串 VCS 3060 0

VCS 仿真option 解析

VCS的仿真選項分編譯（compile-time）選項和運行（run-time）選項。編譯選項用于RTL/TB的編譯，一遍是編譯了就定了，不能在仿真中更...

2024-01-06 標簽：RTL VCS 2861 0

NCSIM、VCS和QuestaSim后仿真如何屏蔽冗余的違例信息呢？

在進行數字電路后仿真時，經常會遇到很多時序為例，通常這些違例都是由網表中大量的時序檢查報出的。

2024-01-03 標簽：EDA工具 soc 數字電路 2607 0

RTL仿真中X態行為的傳播—從xprop說起

在使用VCS進行仿真時，工程師們常常會面對一個極為重要且充滿挑戰的問題——X態傳播行為。

2023-12-04 標簽：仿真器 VHDL語言 RTL 2741 0

verilog中有符號數和無符號數的本質探究

不知道有沒有人像我一樣，長久以來將verilog中的有符號數視為不敢觸碰的禁區。

2023-12-04 標簽：仿真器 Verilog VCS 1209 0

以xa-vcs為例如何進行cosim仿真驗證？

**1 ** 層級關系曾經我一直認為cosim最頂層必須是一個數字頂層，其實不然。具體使用哪個做頂層要看項目，以數字為頂層的好處是，模擬仿真的結果都轉...

2023-10-31 標簽：EDA工具加法器電平轉換 4141 0

std::randomize隨機結果不符合預期？

在近期的一個testcase調試中，遇到一個std::randomize隨機結果不符合預期的現象。

2023-10-29 標簽：EDA工具仿真器 STD 2021 0

vcs和xrun搭配uvm1.1/uvm1.2版本庫的使用情況

我們在項目中有時候需要使用不同的UVM版本庫進行仿真，有時候還會在不同的仿真器之間進行切換，本文簡單總結了一下vcs和xrun搭配uvm1.1/uvm1...

2023-10-27 標簽：仿真器 UVM VCS 4100 0

systemverilog：logic比reg更有優勢

在systemverilog協議中，logic定義四態值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協議中的...

2023-10-26 標簽：芯片設計 Verilog System 1138 0

vcs實用技巧

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉化為C文件，在linux下編譯生成的可執行文./simv即...

2023-10-25 標簽：Linux 仿真器 Verilog 1103 0

systemverilog：logic比reg更有優勢？

在systemverilog協議中，logic定義四態值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協議中的...

2023-09-28 標簽：驅動器仿真器 RTL 2528 0

VCS ICO的主要功能有哪些呢？

ico是vcs提供的用于優化覆蓋率的feature；一般用戶通過dist solver bofore等約束了變量的隨機概率，而ico會在用戶約束的基礎上...

2023-09-19 標簽：VCS RCA 機器學習 1464 0

Verilog編碼中位寬不匹配的危害是什么？

位寬不匹配會導致綜合產生的網表與個人預期差異較大，導致功能不正確。VCS仿真能及時發現問題，但VCS仿真存在部分場景沒有覆蓋的問題，因此僅僅通過VCS仿...

2023-09-19 標簽：Verilog VCS 1752 0

如何在EDA工具中屏蔽冗余的違例信息

在進行數字電路后仿真時，經常會遇到很多時序為例，通常這些違例都是由網表中大量的時序檢查報出的。這些常見的時序檢查系統任務如下表所示：

2023-08-19 標簽：仿真 eda 數字電路 1164 0

寫assertion很痛苦？了解一下SVA Checker Library

請根據這段代碼寫一個assertion檢查 count 每次加5。

2023-08-12 標簽：VCS SVA FIFO存儲 1198 0

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