JK觸發(fā)器與T觸發(fā)器的Verilog代碼實(shí)現(xiàn)和RTL電路實(shí)現(xiàn)

JK 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

2023-10-09 標(biāo)簽：RTLJK觸發(fā)器觸發(fā)器 4908 0

數(shù)字硬件建模SystemVerilog之Interface和modport介紹

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-28 標(biāo)簽：仿真器AHB總線Verilog設(shè)計(jì) 4154 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（3）選擇器

在數(shù)字信號(hào)的傳輸過程中，有時(shí)需要從一組輸入數(shù)據(jù)中選出某一個(gè)來，比如輸入有 “A、B、C、D” 四個(gè)數(shù)據(jù)，那么我們想要哪個(gè)字母輸出，就可以設(shè)置哪個(gè)字母輸出

2023-10-09 標(biāo)簽：邏輯電路RTL數(shù)據(jù)選擇器 3843 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（2）比較器

在數(shù)字系統(tǒng)中，總是需要對一些數(shù)據(jù)進(jìn)行比較，比較兩個(gè)數(shù)值甚至多個(gè)數(shù)值的大小，然后進(jìn)行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應(yīng)運(yùn)而生。

2023-10-09 標(biāo)簽：邏輯電路比較器二進(jìn)制 3417 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（1）加法器

加法器是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是 CPU 中 ALU 的核心部件（全加器）。

2023-10-09 標(biāo)簽：加法器RTL半加器 2632 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（4）編碼器

在近代戰(zhàn)爭中，軍事信息傳遞，例如通過發(fā)電報(bào)的方式，電報(bào)信息難免被敵方截獲，而我們又不得不通過發(fā)電報(bào)傳輸信息（喲，都近代了，就別飛鴿傳書了），所以發(fā)送方需...

2023-10-09 標(biāo)簽：編碼器RTLLUT 2526 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（5）譯碼器

前面講完了編碼器，其實(shí)不知不覺地，也順便把譯碼器也講了，畢竟，二者是一個(gè)相反操作的過程，類似于加減，前進(jìn)與后退，調(diào)制與解調(diào)，F(xiàn)FT 和 IFFT 等等。

2023-10-09 標(biāo)簽：二進(jìn)制LED驅(qū)動(dòng)譯碼器 2126 0

記錄一下verilog重復(fù)例化的兩種方式

要將這個(gè)module分別例化成u_sub_0和u_sub_1，并且每個(gè)都例化四次

2023-05-26 標(biāo)簽：ShelldumpVerilog設(shè)計(jì) 2090 0

Verilog端口連接規(guī)則

端口是模塊與外界交互的接口，對外部環(huán)境而言，模塊內(nèi)部是不可見的，對模塊的調(diào)用只能通過端口連接進(jìn)行

2023-05-26 標(biāo)簽：Verilog設(shè)計(jì)verilog接口 2022 0

如何使用Verilog語言進(jìn)行仿真驗(yàn)證

仿真驗(yàn)證主要作用是搭建一個(gè)測試平臺(tái)，測試和驗(yàn)證程序設(shè)計(jì)的正確性，驗(yàn)證設(shè)計(jì)是否實(shí)現(xiàn)了我們所預(yù)期的功能。其結(jié)構(gòu)如下圖所示。

2023-10-02 標(biāo)簽：仿真驗(yàn)證HDL語言Verilog設(shè)計(jì) 1845 0