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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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通過Verilog實現(xiàn)對一個頻率的任意占空比的任意分頻

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2023-01-05 標(biāo)簽：fpga Verilog 2789 0

兩個網(wǎng)絡(luò)相關(guān)的開源項目詳解

今天介紹兩個（only two）網(wǎng)絡(luò)相關(guān)的開源項目。 Alex的verilog-ethernet之前在介紹PCIe項目時有介紹過Alex的項目，當(dāng)時重點...

2021-10-27 標(biāo)簽：fpga Verilog 開源 2771 0

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一階 sigma-delta 調(diào)制器類似于 PWM，但如果需要對其進(jìn)行濾波，則具有更好的頻率響應(yīng)，因為它具有更高的頻率輸出內(nèi)容。創(chuàng)建一階 sigma-...

2021-07-23 標(biāo)簽：Verilog 2734 0

Johnson約翰遜計數(shù)器Verilog實現(xiàn)

扭環(huán)形計數(shù)器，約翰遜計數(shù)器，每次狀態(tài)變化時僅有一個觸發(fā)器發(fā)生翻轉(zhuǎn)，譯碼不存在競爭冒險，在n（n≥3）位計數(shù)器中，使用2n個狀態(tài)，有2^n-2n個狀態(tài)未使用；

2022-06-15 標(biāo)簽：fpga Verilog 觸發(fā)器 2675 0

Verilog設(shè)計過程中狀態(tài)機(jī)的設(shè)計方法

“本文主要分享了在Verilog設(shè)計過程中狀態(tài)機(jī)的一些設(shè)計方法。關(guān)于狀態(tài)機(jī) 狀態(tài)機(jī)本質(zhì)是對具有邏輯順序或時序順序事件的一種描述方法，也就是說具有邏輯順...

2021-06-25 標(biāo)簽：Verilog 狀態(tài)機(jī) 2661 0

基于Verilog HDL設(shè)計的UART模塊

　　1 UART原理　　串行通信是指外部設(shè)備和計算機(jī)間使用一根數(shù)據(jù)線(另外需要地線，可能還需要控制線)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞健?shù)據(jù)在一根數(shù)據(jù)線上一位一位...

2010-08-02 標(biāo)簽：HD Verilog 2601 0

Verilog HDL語言的數(shù)據(jù)類型和運算符

reg是寄存器數(shù)據(jù)類型的關(guān)鍵字，是數(shù)據(jù)存儲單元的抽象，通過賦值語句可以改變寄存器存儲的值。reg型數(shù)據(jù)常用來表示always模塊內(nèi)的指定信號，在alwa...

2022-05-18 標(biāo)簽：寄存器 Verilog 2582 0

Emacs的verilog-mode介紹

Verilog－mode是由Michael McNamara mac＠verilog．com和Wilson Snyder wsnyder＠wsnyder...

2023-01-24 標(biāo)簽：Verilog 代碼編輯器 2551 0

verilog的邏輯運算符

寫在前面之前曾經(jīng)整理過verilog的各類運算符的表達(dá)方式，但是在學(xué)習(xí)的過程中并未深入研究關(guān)于邏輯運算符的相關(guān)知識，導(dǎo)致在實際使用過程中錯誤頻出，下面...

2023-09-21 標(biāo)簽：Verilog 數(shù)字電路運算符 2536 0

UART的發(fā)送數(shù)據(jù)模塊及Verilog代碼

代碼注釋有些匆忙，如有錯誤注釋還請批評，僅作參考 UART Uart比較簡單，所以僅對tx作比較詳細(xì)的注釋，但里面一些內(nèi)容還是值得新手學(xué)習(xí)的 1開始位（...

2021-05-27 標(biāo)簽：Verilog 代碼 2524 0

XILINXISE傳統(tǒng)FPGA設(shè)計流程

在基本的FPGA模塊編寫完成后，要使用仿真工具對設(shè)計的模塊進(jìn)行仿真，驗證模塊的基本功能是否符合設(shè)計。功能仿真也被稱為前仿真。常用的仿真工具有

2020-10-21 標(biāo)簽：fpga 賽靈思 Verilog 2510 0

ST-BUS總線接口模塊的Verilog HDL設(shè)計

ST-BUS總線接口模塊的Verilog HDL設(shè)計 ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的...

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SystemVerilog語言介紹匯總

作者:limanjihe ?https://blog.csdn.net/limanjihe/article/details/83005713 Syste...

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Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)

Altium和Aldec簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。該協(xié)議的簽署使進(jìn)行FPGA（現(xiàn)...

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基于Verilog硬件描述語言的AES密碼算法實現(xiàn)

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2010-10-15 標(biāo)簽：Verilog 2391 0

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2021-08-16 標(biāo)簽：Verilog HDL 2383 0

RISC處理器在Verilog中實現(xiàn)并使用 Xilinx ISIM進(jìn)行驗證

RISC 處理器是基于其指令集和哈佛型數(shù)據(jù)通路結(jié)構(gòu)設(shè)計的。然后，RISC 處理器在Verilog 中實現(xiàn)并使用 Xilinx ISIM 進(jìn)行驗證。 RI...

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FPGA圖像的亮暗調(diào)節(jié)之變暗調(diào)節(jié)

1基本原理真彩色圖像的顏色通道分為R，G，B。按照RGB888來講，三個通道分別為8bit，范圍為0-255。因為圖像數(shù)據(jù)是無符號的所以再亮暗調(diào)節(jié)的...

2021-06-10 標(biāo)簽：仿真圖像數(shù)據(jù)Verilog 2301 0

簡單介紹一下時序和組合邏輯的一些知識

由于數(shù)字電路是由用導(dǎo)線連接的邏輯門組成的，因此任何電路都可以表示為module和assign語句的某種組合。

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同步技術(shù) 在芯片設(shè)計中，數(shù)據(jù)同步和在不同時鐘域之間進(jìn)行數(shù)據(jù)傳輸會經(jīng)常出現(xiàn)。為避免任何差錯、系統(tǒng)故障和數(shù)據(jù)破壞，正確的同步和數(shù)據(jù)傳輸就顯得格外重要。這些問...

2021-09-18 標(biāo)簽：usb fifo Verilog 2227 0

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靜電防護(hù)

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