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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。

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Vivado Synthesis的各種流程

Vivado IPI （IP Integrator）提供了直觀的模塊化的設計方法。用戶可以將Vivado IP Catalog中的IP、用戶自己的RTL...

2022-07-15 標簽：模塊化 Vivado 1924 0

如何查看vivado各個模塊的資源占用情況

在vivado中，如何查看各個模塊的資源占用情況呢？方法如下。以在xilinx官方評估板VC709的microblaze的軟核處理器例程為例。工程如下...

2022-07-08 標簽：處理器芯片 Vivado 1.2萬 0

如何導出IP以供在 Vivado Design Suite 中使用

在本篇博文中，我們將學習如何導出 IP 以供在 Vivado Design Suite 中使用、如何將其連接到其它 IP 核與處理器以及如何在板上運行工程。

2022-07-08 標簽：處理器接口軟件 2855 0

結合vivado的sdk開發工具記錄

vivado搭建一個簡單PS 的工程（記得勾選uart），生成bit，導出硬件，啟動sdk，新建helloworld的工程就行。然后跑一下，看串口是否能...

2022-07-05 標簽：fpga SDK Vivado 2736 0

Vivado—DCP復用

在Vivado的設計流程各個階段里，采用統一的數據模型:DCP(design checkpoint),在Vivado的設計流程里，無論是綜合還是布局布線...

2022-07-04 標簽：DCP Vivado 3795 0

Vivado 2022.1的新特性

Vivado 2022.1已正式發布，今天我們就來看看其中的一個新特性。

2022-07-03 標簽：IP 機器學習 Vivado 2508 0

如何通過get_parts獲取芯片型號

在芯片選型時，我們常常需要查看芯片的資源情況，此時，就要用到選型手冊。

2022-07-01 標簽：fpga 芯片 Vivado 2089 0

Vivado設計約束功能概述

XDC約束可以用一個或多個XDC文件，也可以用Tcl腳本實現；XDC文件或Tcl腳本都要加入到工程的某個約束集（set）中；雖然一個約束集可以同時添加兩...

2022-06-30 標簽：約束 Vivado xdc 3816 0

將 .mcs文件寫入Quad SPI或Linear BPI閃存

現在我們必須指定連接到我們特定開發板上的 FPGA/SoC 設備的內存部分。要為您的開發板找到內存部分，您必須深入研究用戶指南或電路板原理圖。為了幫助您...

2022-06-29 標簽：閃存 SPI Vivado 2786 0

關于時序約束的問題解答

【問題8.1】 VIVADO的時鐘約束向導，常無法找到時鐘，如下圖所示，位置1中應該要識別出時鐘。

2022-06-10 標簽：寄存器時序約束 Vivado 2041 0

如何使用xilinx的HLS工具進行算法的硬件加速

在整個流程中，用戶先創建一個設計 C、C++ 或 SystemC 源代碼，以及一個C的測試平臺。通過 Vivado HLS Synthesis 運行設計...

2022-06-02 標簽：算法 Xilinx Vivado 7085 0

使用Xilinx Vivado創建自己板卡文件

board.xml - 定義關于板的所有信息。它包括基本信息（例如電路板名稱、描述、供應商）、有關板上組件的信息（例如 FPGA 部件、LED、按鈕）、...

2022-06-02 標簽：電路板 Vivado 3732 0

Vivado里關閉R5/A53/GPU

在SDK/Vitis里創建FSBL和Standalone程序，啟動后，在XSCT命令后窗口下，檢查R5/A53狀態，可以看到設置為0的R5/A53的狀態...

2022-05-09 標簽：gpu Vivado 1950 0

Vivado與ModelSim的聯合仿真操作

Vivado自帶的仿真，個人覺得跑一些小模塊的仿真還是可以的，不過跑大的仿真系統，容易無體驗感，建議用第三方工具，這邊就直接對ModelSim下手了，接...

2022-03-11 標簽：仿真 ModelSim Vivado 8074 0

關于Vivado綜合設置使用總結

當選擇為none，綜合器優化的最少，當選擇為full時，綜合器優化的最多，選擇rebuilt時，工具自動選擇一個折中的方案，對當前工程做優化。如果在re...

2022-02-19 標簽：Vivado 4868 0

Vivado 設計輸入紀事—RTL 設計輸入

這些實踐旨在為用戶提供快速入門指導，幫助其簡要了解工具流程原理。我們選擇了一項非常簡單的設計，便于讀者理解流程中的不同步驟。

2022-02-16 標簽：RTL Vivado 2870 0

Vivado中如何做set_input_delay約束

在STA中，要分析上游器件和FPGA之間的時序關系就得指定input delay。

2022-02-16 標簽：數據 Vivado 3562 0

進入IP Core的時鐘，都不需要再手動添加約束嗎

對于7系列FPGA，需要對GT的這兩個時鐘手工約束：對于UltraScale FPGA，只需對GT的輸入時鐘約束即可，Vivado會自動對這兩個時鐘約束。

2022-02-16 標簽：fpga Vivado 1562 0

Vivado中如何做set_input_delay約束

在STA中，要分析上游器件和FPGA之間的時序關系就得指定input delay。

2022-02-19 標簽：fpga 芯片 Vivado 3300 0

教你打包一個自己的Vivado IP核

模塊復用是邏輯設計人員必須掌握的一個基本功，通過將成熟模塊打包成IP核，可實現重復利用，避免重復造輪子，大幅提高我們的開發效率。

2022-02-16 標簽：IP核 Vivado 2104 0

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