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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發布的集成設計環境。包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。

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用Vivado HLS高階合成重構算法設計有效處理管道

目前的應用軟件通常包含有復雜的內存訪問機制，尤其是在科學計算和數字信號處理領域，內存的管理將十分復雜。我們利用Vivado HLS設計了一個簡單的例子，...

2017-11-17 標簽：vivado 936 0

算法重構和Vivado HLS在FPGA上快速實現高吞吐量的處理引擎

如果您正在努力開發計算內核，而且采用常規內存訪問模式，并且循環迭代間的并行性比較容易提取，這時，Vivado? 設計套件高層次綜合(HLS) 工具是創建...

2017-11-17 標簽：fpga vivado hls 1934 0

Vivado中的靜態時序分析工具Timing Report的使用與規范

《XDC約束技巧》系列中討論了XDC約束的設置方法、約束思路和一些容易混淆的地方。我們提到過約束是為了設計服務，寫入Vivado中的XDC實際上就是用戶...

2017-11-17 標簽：vivado xdc 3.7萬 0

用Xilinx Vivado HLS可以快速、高效地實現QRD矩陣分解

使用Xilinx Vivado HLS（Vivado 高層次綜合）工具實現浮點復數QRD矩陣分解并提升開發效率。使用VivadoHLS可以快速、高效地基...

2017-11-17 標簽：vivado hls qrd 3819 0

SoC平臺設計與DSP系統生成器相結合產生高性能的平臺連接功能

FPGA 的應用不斷拓展，同時FPGA 設計流程也隨之不斷演進。我們不再將FPGA 用作簡單的膠合邏輯，甚至不再作為信號處理鏈的核心，用以將IP 與專有...

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IBERT IP及運行工程生成配置文件與GTX管腳的驗證

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2017-11-17 標簽：fpga vivado gtx 9458 0

Vivado中使用debug工具步驟與調試技巧

在ISE中稱為ChipScope而Vivado中就稱為in system debug。下面就介紹Vivado中如何使用debug工具。 Debug分為3...

2017-11-17 標簽：ise chipscope debug 6.0萬 0

Vivado時鐘的兩大特性

Vivado時鐘的兩大特性--時鐘延遲和時鐘的不確定性。

2017-11-17 標簽：時鐘 vivado 5723 0

利用Vivado進行MicroBlaze處理器應用教程

1、在工作流導向面板中的IP Integrator中，點擊Create Block Design。（表示你要開始構建帶有IP核的框圖了） 2、Add ...

2017-11-17 標簽：microblaze vivado 1.9萬 0

對Vivado多周期路徑約束的詮釋

我們先看看單時鐘周期的情形，如下圖所示。紅色標記為默認情況下的建立時間檢查，藍色標記為默認情況下的保持時間檢查，且注意保持時間的檢查是以建立時間的檢查為...

2017-11-17 標簽：時鐘 vivado 4011 0

FPGA中的時序約束設計

一個好的FPGA設計一定是包含兩個層面：良好的代碼風格和合理的約束。時序約束作為FPGA設計中不可或缺的一部分，已發揮著越來越重要的作用。毋庸置疑，時序...

2017-11-17 標簽：fpga 時序約束 vivado 2575 0

基于Vivado HLS平臺來評估壓縮算法

隨著無線網絡的數據流量和密集度不斷增加，所有運營商都面臨著非常大的挑戰。一套好的數據壓縮算法能夠幫助運營商節省不少的網絡基礎設備的開支。使用Xilinx...

2017-11-17 標簽：vivado hls 數據壓縮算法 1497 0

使用Vivado高層次綜合工具高效評估和實現所選壓縮算法

HLS 工具有助于降低無線去程網絡基礎設施不斷攀升的成本。無線網絡運營商面臨的巨大挑戰在于維持盈虧底線的同時要增大網絡的容量和密度。針對無線接口的...

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基于Vivado設計的第三方仿真器版本說明

本文列出了能夠與 Vivado 設計套件聯用的支持性第三方仿真器。這些也在隨該軟件一起發布的“Vivado 設計套件用戶指南：版本說明、安裝與許可”(...

2017-11-15 標簽：vivado 2124 0

創建工程項目并使用三種方法下載工程項目到Basys3 FPGA開發板上教程

Basys 3 支持以下三種方式配置/下載程序： . JTAG . Quad SPI Flash . USB Flash Drive 此教程旨在告訴初學...

2017-11-15 標簽：jtag vivado 1.0萬 0

了解Vivado中IP核的原理與應用

IP核（IP Core） Vivado中有很多IP核可以直接使用，例如數學運算（乘法器、除法器、浮點運算器等）、信號處理（FFT、DFT、DDS等）。I...

2017-11-15 標簽：Xilinx vivado 9153 0

Block Design中的Bug的解決辦法及解決思路

Block Design 作為VIVADO的一大新神器，給用戶設計帶來了極大的方便，能夠根據用戶的定制需求自動選擇、組合以及連接不同的IP。然而，其中不...

2017-02-09 標簽：VIVADO 8496 0

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2015年5月5日，中國北京 - All Programmable技術和器件的全球領先企業賽靈思公司（Xilinx， Inc. （NASDAQ:XLNX...

2015-05-05 標簽：FPGA SoC Xilinx 1185 0

不可不知的Xilinx公司“領先一代”大事集錦

公司轉型大事記 —— 從可編程邏輯到All Programmable 和 Smarter System；20nm/16nm大事記——繼續領先一代；領先一...

2013-12-24 標簽：Xilinx 28nm 20nm 1782 1

Xilinx發布Vivado 2013.3 新增全新設計方法及功能

Xilinx發布Vivado Design Suite 2013.3版本，新增最新UltraFast設計方法及新一代即插即用IP和部分重配置功能，豐富設...

2013-12-24 標簽：Xilinx UltraFast Vivado 1347 0

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