系統(tǒng)級芯片六個優(yōu)化方面詳解

Ken Brock 2017年11月15日 11:36發(fā)布 HPC soc 0 人收藏 0 次閱讀

臺灣積體電路制造公司（簡稱為臺積電（TSMC））最近宣布了其第四個28nm工藝進(jìn)入了量產(chǎn) - 28HPC Plus（即28HPC +）。臺積電（TSMC）的前兩項(xiàng)28nm工藝（聚氮氧化硅28LP和高K 金屬閘28HP / 28HPL / 28HPM）已生產(chǎn)了數(shù)百萬個生產(chǎn)晶片。臺積電（TSMC）已利用28HPC優(yōu)化了移動和消費(fèi)設(shè)備在性能和成本之間的平衡需求，然后開發(fā)了28HPC +，從而進(jìn)一步提高性能和降低泄漏。設(shè)計(jì)人員通過結(jié)合這些新工藝技術(shù)和專為這些工藝而設(shè)計(jì)的高質(zhì)量標(biāo)準(zhǔn)單元邏輯庫，可實(shí)現(xiàn)其性能、功耗和面積目標(biāo)，同時減小設(shè)計(jì)進(jìn)度風(fēng)險。

本文介紹了六個方面，設(shè)計(jì)人員可以利用這些采用新工藝的最新邏輯庫技術(shù)來優(yōu)化其系統(tǒng)級芯片（SoC）的性能、功耗和面積。

首先，臺積電（TSMC）28HPC/HPC+工藝相對于28LP/HP/HPL/HPM，能更好的控制全局慢速和全局快速（SSG，F(xiàn)FG）工藝角，因此可以提高系統(tǒng)級芯片（SoC）性能。改良的性能可以使用較低驅(qū)動（較小的）邏輯單元來滿足關(guān)鍵時序路徑。

其次，臺積電（TSMC）對28HPC工藝進(jìn)行更嚴(yán)格的工藝控制，可以減少對應(yīng)工藝角中的20％漏電來降低功耗。

第三，28HPC +提高了15％性能，降低了25％漏電。

第四，28HPC和28HPC +都能減少面積，靈活的工藝規(guī)則，使得邏輯庫設(shè)計(jì)者可以設(shè)計(jì)出更小的可布線性更好的邏輯單元。

第五，這些相同的靈活規(guī)則使得能夠得到相對于28HPM工藝更長的溝道長度，從而減少最高50％的漏電，而不需要使用高成本的基于光刻的閘極偏置。

第六，在28HPC工藝引入的新的邏輯庫功能，如多重延遲、多重建立時間和多位觸發(fā)器（MBFF），可幫助設(shè)計(jì)人員優(yōu)化處理器內(nèi)核的性能和功耗。

創(chuàng)新工藝技術(shù)和邏輯庫設(shè)計(jì)功能的結(jié)合，以及最新的EDA工具創(chuàng)新和流程，使系統(tǒng)級芯片（SoC）設(shè)計(jì)人員能夠利用他們的設(shè)計(jì)技能，設(shè)計(jì)出最高性能、最低成本、最低功耗的產(chǎn)品。

1.通過全局工藝角簽核來提升系統(tǒng)級芯片（SoC）性能

傳統(tǒng)開發(fā)的邏輯庫，包括總工藝角工藝、電壓、溫度（PVT）模擬試驗(yàn)，可反映典型的P溝道和N溝道晶體管性能，統(tǒng)計(jì)學(xué)上性能最慢的（slow-slow或SS在3 sigma）和性能最快的（fast-fast或FF在3 sigma）。這些工藝角用于模擬典型的預(yù)期性能、最慢情況（用于觸發(fā)器setup）和最快情況（用于觸發(fā)器hold），且包括預(yù)期die和die之間、wafer和wafer之間以及l(fā)ot和lot之間的變化，從而確保良率。

由于工藝變異性的降低，臺積電（TSMC）能夠提供高良率的新工藝角，稱之為slow-slow global（SSG）。與之前的28HPM工藝相比提高了10-15％的性能，這需要更保守的SS 簽核（圖1）。工藝變異性改進(jìn)可使處理器運(yùn)行速度提高10-15％，因此，28HPC邏輯庫必須能夠支持在更高的速度下電路的額外動態(tài)功耗和電遷移要求。

圖1. 臺積電（TSMC）28HPC SSG工藝角和28HPM SS 工藝角