Verilog是描述復雜的硬件電路，設計人員總是將復雜的功能劃分為簡單的功能，模塊是提供每個簡單功能的基本結構。設計人員可以采取“自頂向下”的思路，將復雜的功能模塊劃分為低層次的模塊。這一步通常是由系統級的總設計師完成，而低層次的模塊則由下一級的設計人員完成。自頂向下的設計方式有利于系統級別層次劃分和管理，并提高了效率、降低了成本。“自底向上”方式是“自頂向下”方式的逆過程。

　　使用Verilog描述硬件的基本設計單元是模塊（module）。構建復雜的電子電路，主要是通過模塊的相互連接調用來實現的。模塊被包含在關鍵字module、endmodule之內。實際的電路元件。Verilog中的模塊類似C語言中的函數，它能夠提供輸入、輸出端口，可以實例調用其他模塊，也可以被其他模塊實例調用。模塊中可以包括組合邏輯部分、過程時序部分。

　　那么UART的Verilog程序怎么設計呢？一起來了解一下關于接收模塊uart_receiver設計和發送模塊uart_transfer的設計。最后奉上UART串口通信協議的詳細介紹。

　　UART的Verilog程序設計：

　　本次在設計UART的Verilog程序時，我們采用的UART通信協議是：1個起始位，8個數據位，無校驗位，1個停止位。

　　波特率：我們采用9600波特率，但在FPGA分頻電路上我們產生了一個9600*16倍的波特率，即FPGA的16個脈沖接收一位PC端的數據。為當采樣到RXD數據起始位信號有效時，0-7-15開始計數，其中7為數據的中點，最穩定的時刻。因此在此時采樣數據，能夠達到最穩定的效果。

　　接收模塊uart_receiver設計

　　1）異步數據的同步化

　　由于PC和FPGA端的數據不同步，為了保證數據的同步，需要將外部輸入信號同步化。采用簡單的D觸發器時序電路。

　　2）數據接收狀態機的設計

　　狀態機分配表：

　　R_IDLE：初始化等待狀態

　　R_START：接收到起始位0（還要判斷是否為數據抖動）

　　R_SAMPLE：接收數據

　　R_STOP：等待停止位結束，回到初始化狀態

　　3）設計程序步驟：

　　兩段式狀態機

　　第一段：采用組合邏輯取判斷狀態轉換的條件

　　（1）在初始化狀態下檢測起始位，來實現狀態的轉換。R_IDLE

　　（2）判斷起始位是否抖動，在中點檢測信號，當計數結束（SMP_TOP）數據依然有效，則表示起始位的開始。 R_START

　　（3）接收8位數據，采用在數據中點采樣。 R_SAMPLE

　　（4）UART結束位的等待，完成一幀數據的接收。 R_STOP

　　第二段：采用同步時序電路同步接收

　　最后輸出數據捕獲使能信號rxd_flag，作為后續模塊的捕獲使能信號。

　　發送模塊uart_transfer設計

　　1）數據接收狀態機的設計

　　狀態機分配表：

　　T_IDLE：初始化等待狀態，等待發送使能信號

　　T_START：數據發送，發送完畢回到初始化狀態，等待下一次發送使能。

　　2）設計程序步驟：

　　兩段式狀態機

　　第一段：采用組合邏輯取判斷狀態轉換的條件

　　（1）在初始化狀態下檢測發送使能信號，來實現狀態的轉換。T_IDLE

　　（2）發送10位數據，采用在計數中點發送。 等待下一次發送 T_START

　　第二段：采用同步時序電路同步逐位發送UART數據。10個數據需要按照UART的通信協議發送不得有誤。

　　最后輸出數據發送完成信號txd_flag，作為后續模塊的使能信號。

　　UART串口通信協議

　　UART使用的是 異步，串行通信。

　　串行通信是指利用一條傳輸線將資料一位位地順序傳送。特點是通信線路簡單，利用簡單的線纜就可實現通信，降低成本，適用于遠距離通信，但傳輸速度慢的應用場合。

　　異步通信以一個字符為傳輸單位，通信中兩個字符間的時間間隔多少是不固定的，然而在同一個字符中的兩個相鄰位間的時間間隔是固定的。

　　數據傳送速率用波特率來表示，即每秒鐘傳送的二進制位數。例如數據傳送速率為120字符/秒，而每一個字符為10位（1個起始位，7個數據位，1個校驗位，1個結束位），則其傳送的波特率為10×120＝1200字符/秒＝1200波特。

　　數據通信格式如下圖：

　　其中各位的意義如下：

　　起始位：先發出一個邏輯”0”信號，表示傳輸字符的開始。

　　數據位：可以是5~8位邏輯”0”或”1”。如ASCII碼（7位），擴展BCD碼（8位）。

　　校驗位：數據位加上這一位后，使得“1”的位數應為偶數（偶校驗）或奇數（奇校驗）。

　　停止位：它是一個字符數據的結束標志。可以是1位、1.5位、2位的高電平。

　　空閑位：處于邏輯“1”狀態，表示當前線路上沒有資料傳送。

　　異步通信是按字符傳輸的，接收設備在收到起始信號之后只要在一個字符的傳輸時間內能和發送設備保持同步就能正確接收。