關鍵詞：軟件無線電 調制器 數字上變頻器

上世紀９０年代發展起來的軟件無線電ＳＤＲ（Ｓｏｆｔｗａｒｅ Ｒａｄｉｏ／Ｓｏｆｔｗａｒｅ－Ｄｅｆｉｎｅｄ Ｒａｄｉｏ）的基本思想是：構造一個具有開放性、標準化、模塊化的通用硬件平臺，將各種功能用軟件完成。這是一種全新的思想，它一經提出就受到了廣泛的重視。但是，到目前為止，各國對軟件無線電的研究還非常有限。由于軟件無線電實現的前提是高度數字化，而現階段的器件水平還不能達到要求，同時軟件無線電的設計還缺乏統一標準，因而只能利用軟件無線電的思想，根據系統要求，對其結構適當調整，進行系統設計。

本文采用可編程器件和專用器件相結合的設計方法和分層的設計思想，給出了一種基于軟件無線電的通用調制器的設計和實現方法，并給出了系統的測試結果。

１ 總體設計方案

１．１ 總體方案框圖

通用調制器總體方案框圖如圖１所示。

系統使用的主要器件有四個：通用ＤＳＰ、可編程邏輯器件（ＦＰＧＡ）、可編程數字上變頻器和Ｄ／Ａ變換器。其中的兩個主要芯片：通用ＤＳＰ和ＦＰＧＡ均為通用可編程器件。這樣，在系統設計時，存在著通用器件的功能定義問題。為了使系統的功能在器件之間進行合理的分配，充分、有效地利用芯片資源，并使系統設計簡單、清晰，在軟件無線電體系結構的基礎上采用了分層的設計方法，將系統的結構分為三層：接口層、配置層和處理層。

（１）接口層

接口層用來與外界通信，控制整個系統的工作模式。接口采用ＤＳＰ的主機并口（ＨＰＩ）。圖１所示的外部控制器為ＰＣ機，即ＰＣ機的并口與ＤＳＰ的ＨＰＩ口相連并通信，將系統工作模式的控制參數傳遞給ＤＳＰ。需要指出：任意帶并口通信方式的器件或儀器均可代替ＰＣ機，控制系統的工作模式。

    （２）配置層

配置層用來給處理層配置參數，由通用ＤＳＰ完成。ＤＳＰ根據其主機并口接收到的控制參數調用相應的程序，計算出配置層所需要的各個參數值，并產生相應的時序信號，將計算結果配置給可編程器件ＦＰＧＡ和 數字上變頻器。

（３）處理層

處理層由ＦＰＧＡ、數字上變頻器和Ｄ／Ａ轉換器組成。當ＦＰＧＡ和數字上變頻器的參數配置完后，處理層脫離配置層單獨工作。由ＦＰＧＡ產生對應特定比特流、特定調制方式的Ｉ、Ｑ信號，并產生特定的時序信號將Ｉ、Ｑ信號寫入數字上變頻器完成調制過程，再由Ｄ／Ａ轉換器將數字信號變為模擬已調信號輸出。

１．２ 系統的工作過程

系統的工作過程和圖２所示。

系統的初始狀態是ＤＳＰ等待主機接口（ＨＰＩ）中斷。當ＤＳＰ接收到主機接口中斷后，調用中斷程序。這個中斷程序將使ＤＳＰ執行以下幾步：

（１）首先將ＤＳＰ的ＸＦ腳置高，這個信號變低可以使處理層退出工作狀態，進入參數配置狀態，同時放棄總線，并使ＤＳＰ獲得總線控制權；

（２）ＤＳＰ從主機并口接收控制系統工作模式的有關參數；

（３）ＤＳＰ計算處理層需要的各項參數；

（４）ＤＳＰ將參數寫入處理層相應的地址；

（５）ＤＳＰ將ＸＦ腳置低，放棄總線控制權，并使處理層接管總線，進入工作狀態。

（６）ＤＳＰ重新進入等待主機接口中斷狀態。系統隨時可以根據需要改變工作模式，重新配置參數。

２ 硬件實現

系統的硬件結構比較簡單，與總體方案框圖的結構基本相同。主要器件有：ＴＩ公司的ＤＳＰ芯片ＴＭＳ３２０ＶＣ５４０２、ＡＬＴＥＲＡ公司的ＦＰＧＡ芯片ＥＰＦ１０Ｋ３０ＲＣ２４０、ＨＡＲＲＩＳ公司的數字上變頻器ＨＳＰ５０２１５和Ｄ／Ａ轉換器ＨＩ５７４１。

２．１ 接口設計

本設計充分考慮了系統與外界接口的設計?熏使系統具有很好的開放性和靈活性。

ＴＭＳ３２０ＶＣ５４０２的８－ｂｉｔ并行主機接口包含了許多控制信號線，使得它可以通過兩個觸發器與２５針的并口直接相連。外部的設備或器件可以通過這個并口方便地控制系統的工作模式和狀態。

在ＥＰＦ１０Ｋ３０的內部邏輯設計中，有一個隨機比特流產生模塊，在這個模塊中也設計了比特流信號的輸入接口，使系統既可以對自身產生的比特流進行調制，也可以對外部輸入的比特流進行調制。

另外，在ＥＰＦ１０Ｋ３０和ＨＳＰ５０２１５的參考時鐘輸入引腳也設計了外部接口，通過這些接口可以用外部時鐘信號方便地控制系統工作的參考時鐘，適應用戶的需求。

２．２ 總線控制

總線控制包括兩個方面：總線的電平轉換和總線控制權交接。

由于ＨＳＰ５０２１５和ＥＰＦ１０Ｋ３０均為＋５Ｖ ＴＴＬ器件，而ＴＭＳ３２０ＶＣ５４０２的管腳為＋３Ｖ ＴＴＬ電平，因而需要進行電平轉換。所使用的芯片為帶三態輸出的電平轉換芯片ＳＮ７４ＬＳ１６２４４和ＳＮ７４ＬＳ１６２４５。前者為單向芯片，用于地址總線；后者為雙向芯片，用于數據總線。

從圖１可以看出，系統某些信號線存在著復用的問題。這些信號線包括：ＨＳＰ５０２１５的數據、地址總線和寫控制信號線ＷＲ。它們同時與ＤＳＰ和ＦＰＧＡ的相應信號線相連，因此必須要處理好總線沖突問題。圖３為總線控制電路設計。

由圖３可以看到，ＤＳＰ的ＸＦ、ＨＯＬＤＡ和ＨＯＬＤ信號作為握手信號與ＥＰＦ１０Ｋ３０中的總線控制模塊相連。其中ＸＦ是ＴＭＳ３２０ＶＣ５４０２的外部標志信號，可以用指令“ＳＳＢＸ ＸＦ”或“ＲＳＢＸ ＸＦ”將其置高或置低。當ＤＳＰ放棄總線時，將ＸＦ置低，此時ＦＰＧＡ將ＨＯＬＤ置低，使ＤＳＰ進入ＨＯＬＤ狀態，當ＨＯＬＤＡ也變低后，ＦＰＧＡ占用總線。當ＤＳＰ要回總線時，將ＸＦ置高，此時ＦＰＧＡ立即放棄總線，同時將ＨＯＬＤ腳置高，使ＤＳＰ退出ＨＯＬＤ狀態。另外，ＤＳＰ的ＨＯＬＤ信號的非信號與總線電平轉換芯片的使能信號相連。這樣可以保證不存在總線沖突問題。ＨＳＰ５０２１５的寫控制信號ＷＲ也做類似的處理。

３ 軟件設計

系統的軟件設計包括兩大部分：ＦＰＧＡ的內部邏輯和控制設計以及系統的參數計算和配置。ＦＰＧＡ的內部設計主要完成從基帶比特流信號產生一直到對應不同調制方式、不同信息比特、不同碼速率的Ｉ、Ｑ信號的產生，另外還包括總線控制邏輯和片選信號產生等。

系統的參數包括三個部分：傳送到ＤＳＰ的ＨＰＩ口的系統工作模式控制參數、ＦＰＧＡ的內部參數、數字上變頻器的參數。系統的參數結構可以用圖４表示。

系統的工作模式控制參數主要有如下三個：調制方式、基帶比特流速率和載波頻率。這三個參數由外部控制器通過并口傳遞給ＤＳＰ的ＨＰＩ口。它們處在最頂層，是確定下層各個參數的基本依據。

ＦＰＧＡ內部參數也有三個：基帶比特流速率與ＦＰＧＡ參考時鐘頻率的比值、基帶比特流串并轉換的位數和ＩＱ信號在查找表中的起始地址。這三個參數分別由基帶比特流速率和調制方式決定。

成形濾波器參數對于根升余弦或升余弦濾波器而言也有如下三個：滾將系數α、內插倍數ＩＰ和跨越的碼元周期數目ＤＳ。這三個參數是中間參數，它們并不會直接配置到數字上變頻器中，而是計算成形濾波器系數的參數。根據系統的工作模式控制參數，可以確定最佳的成形濾波器參數。

數字上變頻器參數，即ＨＳＰ５０２１５的內部參數，數目比較多，包括：重采樣頻率高、低位控制字；載波頻率高、低位控制字；調制方式控制字；增益控制字；ＦＩＦＯ深度控制字；成形濾波多項式控制字（包括ＤＳ和ＩＰ）；復位控制字；同步啟動控制字以及Ｉ、Ｑ兩路各２５６個成形濾波器系數。總共需要配置的參數為５２２個。這些參數分別根據系統的工作模式參數和成形濾波器參數確定。

正確計算出上述各個參數，并正確地配置到芯片ＥＰＦ１０Ｋ３０和ＨＳＰ５０２１５內部，就可以得到正確的已調信號。

４ 測量結果

本次實驗用實時頻譜分析儀ＴＥＫ３０８６對系統所產生的各種已調信號進行了觀測，圖５給出部分觀測結果，包括ＢＰＳＫ、ＱＰＳＫ、８ＰＳＫ和ＧＭＳＫ。

圖５中各種已調信號的基帶Ｉ、Ｑ信號的符號速率均為５ｋｓｐｓ，載波頻率均為１ＭＨｚ。每個圖中又包含四個小圖。左上角為中頻信號的頻譜圖；右上角為星座圖；左下角為Ｉ路信號的眼圖；右下角為Ｑ路信號的眼圖。眼圖的張開度以及星座圖中各個矢量點的離散程度（矢量幅度誤差的大小），表明了系統碼間干擾和噪聲的大小，也是衡量調制器性能的兩個重要參數。圖５（ａ）、（ｂ）、（ｃ）采用根升余弦成形濾波器，內插倍數ＩＰ＝１６，跨越的碼元周期數目ＤＳ＝４，滾降系數分別為：０．５、０．７和０．７。圖５（ｄ）采用高斯成形濾波器，ＩＰ＝１６，ＤＳ＝５，ＢＴ＝０．３。比較這四個圖可知：ＢＰＳＫ和ＧＭＳＫ已調信號的眼圖張開度最大，矢量幅度誤差最小，信號性能最好，ＱＰＳＫ信號次之，８ＰＳＫ信號眼圖張開度最小，矢量幅度誤差最大，與理論分析一致。從測量的結果來看，系統具有較好的性能，有一定的實用價值。

實驗證明這種基于軟件無線電的多功能調制器的總體方案以及內部的軟、硬件設計是正確和可行的，系統具有良好的開放性、通用性和可擴展性，得到的已調信號性能良好。

根據系統的工作模式要求，計算出最優的處理層參數，就會得到性能最佳的已調信號。此外，如果在Ｄ／Ａ后面再加一級放大電路，增大信號的發射功率，輸出的已調信號會有更好的性能。