QDR-IV XP SRAM器件具有一個(gè)組切換選項(xiàng)。分組操作一節(jié)描述了如何使用組切換，讓器件能夠以更高的頻率和RTR工作。

時(shí)鐘信號(hào)說(shuō)明

CK/CK#時(shí)鐘與以下地址和控制引腳相關(guān)聯(lián)：An-A0、AINV、LDA#、LDB#、RWA#以及RWB#。CK/CK#時(shí)鐘與地址和控制信號(hào)中心對(duì)齊。

DKA/DKA#和DKB/DKB#是與輸入寫(xiě)數(shù)據(jù)相關(guān)聯(lián)的輸入時(shí)鐘。這些時(shí)鐘與輸入寫(xiě)數(shù)據(jù)中心對(duì)齊。

根據(jù)QDR-IV SRAM器件的數(shù)據(jù)總線寬度配置，表2顯示了輸入時(shí)鐘與輸入寫(xiě)數(shù)據(jù)之間的關(guān)系。為了確保指令和數(shù)據(jù)周期的正確時(shí)序，并確保正確的數(shù)據(jù)總線返回時(shí)間，DKA/DKA#和DKB/DKB#時(shí)鐘必須符合各自數(shù)據(jù)表中給出的CK to DKx斜率 （tCKDK）。

表2. 輸入時(shí)鐘與寫(xiě)數(shù)據(jù)之間的關(guān)系

QKA/QKA#和QKB/QKB#是與讀取數(shù)據(jù)相關(guān)聯(lián)的輸出時(shí)鐘。這些時(shí)鐘與輸出讀取數(shù)據(jù)邊沿對(duì)齊。

QK/QK#是數(shù)據(jù)輸出時(shí)鐘，由內(nèi)部鎖相環(huán)（PLL）生成。它與CK/CK#時(shí)鐘同步，并符合各自數(shù)據(jù)表中給出的CK to QKx斜率 （tCKQK）。

根據(jù)QDR-IV SRAM器件的數(shù)據(jù)總線帶寬的配置情況，表3顯示了輸出時(shí)鐘與讀取數(shù)據(jù)之間的關(guān)系。

表3. 輸出時(shí)鐘與讀取數(shù)據(jù)之間的關(guān)系

讀/寫(xiě)操作

讀和寫(xiě)指令由控制輸入（LDA#、RWA#、LDB#和RWB#）和地址輸入驅(qū)動(dòng)。在輸入時(shí)鐘（CK）的上升沿上對(duì)端口A控制輸入進(jìn)行采樣。在輸入時(shí)鐘的下降沿上對(duì)端口B控制輸入進(jìn)行采樣。 表4顯示的是端口A和端口B的讀/寫(xiě)操作條件。

表4. 端口A和端口B的讀/寫(xiě)條件

如圖2 和圖3 所示，對(duì)于QDR-IV HP SRAM，端口A的讀取數(shù)據(jù)在CK的上升沿后整五個(gè)讀取延遲（RL）時(shí)鐘周期后才從DQA 引腳上輸出；對(duì)于QDR-IVXP SRAM，則需要八個(gè)讀延遲（RL）時(shí)鐘周期。CK信號(hào)的上升沿發(fā)生，同時(shí)讀取指令發(fā)出，經(jīng)過(guò)指定的RL時(shí)鐘周期后才可獲取數(shù)據(jù)。

對(duì)于QDR-IV HP SRAM，端口A的寫(xiě)入數(shù)據(jù)在CK的上升沿后整三個(gè)寫(xiě)入延遲（WL）時(shí)鐘周期才傳輸至DQA 引腳；對(duì)于QDR-IV XP SRAM，則需要五個(gè)寫(xiě)延遲（WL） 時(shí)鐘周期。CK信號(hào)的上升沿發(fā)生，同時(shí)寫(xiě)入指令發(fā)出，經(jīng)過(guò)指定的RL時(shí)鐘周期后才可獲取數(shù)據(jù)。

對(duì)于QDR-IV HP SRAM，端口B的讀取數(shù)據(jù)在CK的上升沿后整五個(gè)RL 時(shí)鐘周期才從DQB引腳上輸出；對(duì)于QDR-IV XP SRAM，則需要八個(gè)RL 時(shí)鐘周期。CK信號(hào)的上升沿發(fā)生，同時(shí)讀取指令發(fā)出，經(jīng)過(guò)指定的RL時(shí)鐘周期后才可獲取數(shù)據(jù)。

對(duì)于QDR-IV HP SRAM，端口B的寫(xiě)入數(shù)據(jù)在CK的上升沿后整三個(gè)WL 時(shí)鐘周期才傳輸至DQB引腳；對(duì)于QDR-IV XP SRAM，則需要五個(gè)WL 時(shí)鐘周期。CK信號(hào)的上升沿發(fā)生，同時(shí)寫(xiě)入指令發(fā)出，經(jīng)過(guò)指定的RL時(shí)鐘周期后才可獲取數(shù)據(jù)。

QVLDA/QVLDB 信號(hào)表示相應(yīng)端口上的有效輸出數(shù)據(jù)。在總線上驅(qū)動(dòng)第一個(gè)數(shù)據(jù)字的半周期前置位QVLDA 和QVLDB信號(hào)，并在總線上驅(qū)動(dòng)最后一個(gè)數(shù)據(jù)字的半周期前取消置位它們。最后數(shù)據(jù)字后的數(shù)據(jù)輸出是三態(tài)的。

圖2. 讀取時(shí)序

圖3. 寫(xiě)時(shí)序

旨在實(shí)現(xiàn)高速運(yùn)行的分組操作

QDR-IV XP SRAM 的設(shè)計(jì)是為了支持頻率更高的八組模式（最大工作頻率 = 1066 MHz），而QDR-IV HP SRAM 則支持頻率較低的無(wú)分組模式（最大工作頻率 = 667 MHz）。

QDR-IV XP 中較低的三個(gè)地址引腳（A2、A1 和A0）選擇了在讀或?qū)懫陂g將要訪問(wèn)的組。唯一的分組限制是在每個(gè)時(shí)鐘周期內(nèi)該組僅能被訪問(wèn)一次。QDR-IV XP SRAM 的組訪問(wèn)規(guī)則要求在端口B 上訪問(wèn)的組地址與在端口A 上訪問(wèn)的組地址不相同。

如果不符合分組限制，那么由于在時(shí)鐘的上升沿時(shí)已經(jīng)對(duì)讀/寫(xiě)操作進(jìn)行采樣，在端口A 上則不會(huì)限制讀/寫(xiě)操作，但會(huì)禁止端口B 上的讀/寫(xiě)操作。QDR-IV HP SRAM 并沒(méi)有任何分組限制。

圖4. QDR-IV XP SRAM – 寫(xiě)/讀操作

在相同的時(shí)鐘周期內(nèi)，端口B上的組地址與端口A上的組地址不相同

圖5. QDR-IV HP SRAM –寫(xiě)/讀操作

QDR-IV XP SRAM 上的分組限制可作為某些應(yīng)用的一個(gè)優(yōu)點(diǎn)，在這些應(yīng)用中，存儲(chǔ)器中的每一組都有不同的用途，并且都不能在同一個(gè)時(shí)鐘周期中被訪問(wèn)兩次。一個(gè)網(wǎng)絡(luò)路由器能夠在QDR-IV XP SRAM 的每一組內(nèi)儲(chǔ)存不同的路由表便是一個(gè)實(shí)例。如果在同一個(gè)時(shí)鐘周期內(nèi)特定的路由表僅能被訪問(wèn)一次，則有可能實(shí)現(xiàn)高TRT （隨機(jī)數(shù)據(jù)傳輸速率）。在該情況下，工作頻率為1066 MHz 時(shí)，可獲得的最高隨機(jī)數(shù)據(jù)傳輸速率為2132 MT/s。

分組限制不會(huì)影響到數(shù)據(jù)傳輸速率的另一種情況是使用物理層上的多個(gè)端口進(jìn)行設(shè)計(jì)，通過(guò)每一個(gè)端口可以直接訪問(wèn)存儲(chǔ)器中一組。這些端口將被復(fù)用到QDR-IV XP SRAM 的端口A 和端口B。在該設(shè)計(jì)中，因?yàn)槊恳粋€(gè)組都連接了物理層上不同的端口，因此任何一個(gè)組都不能在同一個(gè)時(shí)鐘周期內(nèi)被訪問(wèn)兩次。

不過(guò)，如果第一次訪問(wèn)某一組是通過(guò)當(dāng)前時(shí)鐘周期的下降沿上端口B 進(jìn)行的，并且第二次訪問(wèn)則是通過(guò)下一個(gè)時(shí)鐘周期的上升沿上端口A 進(jìn)行的，那么可以在一個(gè)時(shí)鐘周期內(nèi)再次對(duì)同一組進(jìn)行訪問(wèn)。如圖6所示，在進(jìn)行寫(xiě)操作期間，端口B 和端口A 都可以在一個(gè)時(shí)鐘周期內(nèi)訪問(wèn)組Y。同樣，在進(jìn)行讀操作期間，端口B 和端口A 可以在一個(gè)時(shí)鐘周期內(nèi)訪問(wèn)組X。

圖6. 在一個(gè)時(shí)鐘周期對(duì)同一個(gè)存儲(chǔ)器組進(jìn)行訪問(wèn)