該系統由音調干擾基帶信號源（產生音調干擾基帶信號），射頻激勵源（對音調干擾基帶信號上變頻產生音調干擾信號），功放（對音調干擾信號進行功率放大），天線（發射干擾信號至干擾目標）等部分組成。圖1為系統模塊框圖。

系統工作原理：計算機控制系統根據干擾目標的技術參數調用專用動態連接庫內的波形發生函數，運算后生成相應的波形控制文件，然后利用USB高速接口將波形數據文件快速加載至音調干擾基帶信號源；信號源通過高速控制器控制高速D／A轉換實現數模轉換，產生O～120 MHz帶寬的任意正交波形；干擾信號源將該波形送至射頻激勵源，產生對應干擾目標所需的射頻信號；再經功率放大器放大，實現目標干擾。對于手機通信使用的GSM，CDMA，DCS 3種通信制式，只要對其上行或下行進行干擾即可。該系統是對下行干擾，具體干擾頻段為CDMA：869～894 MHz；GSM：935—960 MHz；DCS：1 805~1 880 MHz。對于每一種通信制式，其音調干擾基帶信號發生器產生的基帶信號，上變頻的本振、功放和天線的頻率范圍都不相同。對于上述3種不同的干擾策略，最根本的不同只是基帶信號源的產生信號不同。因此以下重點介紹音調干擾基帶信號源。
3．2 音調干擾基帶信號源模塊

由于現階段的D／A轉換器件幾乎不可能產生3 GHz的信號，因此必須產生一組干擾頻帶的基帶信號，考慮到濾波效果以及可實現性，D／A轉換器輸出不小于120 MHz帶寬的基帶信號，該基帶信號可受控在某一段頻帶上留出信號通行區域，經過混頻后產生所需干擾的頻譜和留出的通信通道。

根據以上干擾樣式的要求，權衡考慮可使用FPGA+D／A轉換器的硬件平臺實現，采用多套基帶電路板配合不同的混頻器、功放以及前端天線實現對通信頻段的廣譜干擾，音調干擾基帶信號源模塊的硬件電路如圖2所示。

在干擾頻帶內，通信頻率產生梳狀譜，一般相隔約0．02 MHz產生一個干擾頻點，即可滿足干擾要求（GSM，DCS網絡的信道間隔均為0．02 MHz，CDMA共使用7個頻點）。要做到干擾頻點可控，即根據終端計算發送的指令決定產生何種頻點／段，簡單可靠的方法是數字直接頻率合成，因此可在 FPGA內產生DDS模塊，根據FPGA產生基帶信號的要求，若干擾信號信噪比大于40 dB，經計算約需要450個以上的DDS模塊，對于FPGA，這是一個龐大的資源量，因此選用FPGAStratix II EP2S90，由于系統要求基帶最小輸出功率，因此根據系統要求的信噪比及成本，選用AD97XX系列高性能高性價比D／A轉換器AD9779。 AD97xX系列的采樣率都在800 MHz以上、最高可達1．6 GHz，完全滿足基帶采樣要求。

以0．02 MHz為步進產生梳狀譜為例，根據系統選擇的基帶頻譜的范圍、信噪比依次產生450個以上的DDS，該DDS的時鐘頻率大于等于500 MHz，且受指令控制。當FPGA根據終端計算機發送的指令解析為某段頻率為本方通信頻率時，關斷該段頻率對應的所有DDS。最后FPGA將所有DDS產生的頻點疊加輸出到D／A轉換器，經過D／A轉換器送入前端混頻器。該方案的優點是：干擾各個通信頻點，而不是整個頻帶，即使有較嚴重的交調，但是其在該干擾點上的輸出功率較整頻帶干擾方式還是大得多，并且功放較為容易計算所需功率。這種方式在終端計算機中需根據指令實時運算相應干擾參數，幾乎可以選擇任意可干擾和可開窗頻段，且信噪比可達很高，不受控制激勵模塊硬件資源的限制嘲。圖3為音調干擾基帶信號源模塊的流程圖。

具體實現：計算機直接參數控制是通過USB總線，將終端控制計算機中根據控制指令實時運算的干擾數據傳入干擾激勵模塊，干擾激勵模塊根據指令實時更新從終端計算機傳送的干擾數據，并按照查表法將相應數據送入D／A轉換器，產生基帶干擾信號。

4 結論

實驗證明，在通視環境下，目標接收信號電平為一65 dBm（在實際的G網和C網中，一65dBm的信號屬于較強信號）時，若GSM，DCS，CDMA干擾系統均選用200 W的功率放大器，對C網手機、G網手機的干擾半徑分別為180 m，185 m。在同樣的環境下，白噪聲和掃頻干擾方式的干擾半徑分別為80 m和90 m，而在使用定向天線的情況下，音調干擾較白噪聲和掃頻干擾的效果更優。因此，對于制式固定，頻點固定且為已知的手機通信，采用音調干擾最為有效。并且隨著3G手機的商用化，音調干擾對于3G手機的干擾效果同樣明顯，而基于軟件無線電原理的基帶信號源實現音調干擾的方式是實現最優干擾效果的較好方式。