MERGE邊界掃描擴展卡采用符合IEEE 1149.1邊界掃描標準的可測試性設計方案，應用5片XILINX公司的XC95144芯片構建完整的從TDI至TDO的邊界掃描鏈路，其中掃描鏈路的上游電路及下游電路采用74ACQ244對信號進行緩沖及整形，以增強上游電路的扇出能力，同時整板的邊緣連接器采用了牢固可靠、抗腐蝕的歐式 Eurocard結構形式的連接器，保證測試信號穩定、可靠。原理圖如圖 3所示。

圖 3 MERGE邊界掃描擴展卡原理框圖

JTAG-Control-PCI-USB控制器

JTAG-Control-PCI-USB控制器是測試系統筆記本記算機與被測試單元（BUT）進行信號控制的主要部件，實現工控機并行控制指令和數據向符合邊界掃描測試協議的串行指令和數據的轉換。電路采用DSP+CPLD的電路設計模式，DSP芯片采用TI公司的 TMS320LF2407A，運行速度可高達40MIPS（25ns）、具有至少544字的在片雙訪問存儲器DARAM、2K大小的在片單訪問存儲器 SARAM，32K的片內程序存儲器FLASH；CPLD選用ALTERA公司的MAX7000S系列的EPM71285，其集成度為600~5000可用門、有32~256個宏單元和36~155個用戶自定義I/O引腳、其3.3V的I/O電平與DSP芯片端口電平兼容、并可通過符合工業標準的I/O引腳JTAG接口實現在線編程及調試。JTAG-Control-PCI-USB控制器是PCI/IEEE 1149.1標準的主控單元，當與BS Interface Pod結合使用時，控制IEEE 1149.1標準自適應測試總線及與之相適應的離散信號。同時，該控制器還可控制施加到測試總線上負責JTAG-Control-PCI-USB控制器與 BS Interface Pod進行通訊的低電壓差分信號（基于TIA /EIA-644及IEEE 1596.3標準）。

BS Interface Pod模塊

BS Interface Pod模塊，作為測試輸入/輸出信號傳輸的中間級模塊，主要實現JTAG-Control-PCI-USB控制器與BUT之間測試通道的擴展和信號的同步與緩存。FPGA（Altera公司，EP20K160EBC365-1）是本電路設計的核心，其功能是將前級JTAG-Control-PCI-USB 控制器發出的不同的控制信號轉換成UUT測試終端能夠識別的TAP控制信號，保證TDI、TCK、TMS、TRST準確施加到UUT的測試端，同時將采集到的TDO信號返回給測試前端控制模塊。74LVC125（Buffer）則用來完成信號暫存，輸出級的74LVC125還可增強信號的扇出能力。整個 BS Interface Pod模塊采用抗EMI（電磁干擾）屏蔽封裝，前面板預留4個20Pin的JTAG控制端口，另外設計了一個電源指示燈，用于上電確認。

測試系統軟件設計

系統軟件在Windows XP環境下采用Visual C++6.0及National Instruments公司的LabWindows 6.0集成開發環境完成。Visual C++ 6.0能夠提供豐富的Windows程序開發功能，靈活性強、編程效率高；LabWindows 6.0提供了多種接口協議、豐富的控件及儀器驅動程序，其支持虛擬儀器技術的特性是其它開發環境無法比擬的，同時它提供了豐富的軟件包接口，為軟件開發提供了極大的方便［4］。

軟件設計采取了軟件模塊化及自頂向下的設計原則，首先根據MERGE原則劃分電路模塊，將測試程序分割成不同的測試模塊，其次采用宏的方式構建標準的測試模塊并優化模塊接口，然后將其它待測模塊與該模塊接口進行有效鏈接，再分別進行編譯及調試，最后一起進行合并構建完整的測試體。在開發過程中，將該軟件分為若干模塊不但減少了軟件的工作量，而且對于函數的公共部分進行了類的封裝，提高了模塊的復用性［5］，同時提高了軟件本身的可測試性。系統軟件流程如圖 4所示。

圖 4 軟件工作流程圖

測試優化

為減少ATE在故障診斷中誤判的概率，系統采用加權偽隨機向量關系生成、插入間隔刷新測試矢量優化測試矢量和測試過程。

（1） 加權偽隨機測試矢量生成：加權偽隨機測試矢量生成能夠利用較短的測試碼長度（即較短的測試時間）達到較高的測試故障覆蓋率。為了縮短測試碼并改進故障覆蓋率，這種測試矢量生成方式可以調節在輸入端產生０或１的概率，有效檢測到難檢測的故障。在偽隨機測試碼中，每個輸入端產生0或１的概率為50%。

（2） 插入式間隔刷新：由于數據線具有一定的電平保持特性，因此對于一組數據總線I/O而言，在BS-Cell處于讀狀態時（如處于Update狀態），Cell單元的Output Enable Control Cell處于有效狀態，測試矢量通過BS-Cell施加至I/O數據總線，如果下一個時鐘節拍，BS-Cell處于寫狀態（如處于Capture狀態），由于數據線的電平保持特性，則有可能在此時間，BS-Cell所Capture回讀的數據為上一個時鐘節拍的Update數據，造成測試不穩定。解決的辦法是在每一次讀狀態結束后，系統根據讀狀態的間隔時間，隨機產生一組與上一組測試矢量不同的數據，命名為*data，對I/O總線進行間隔刷新。

實驗結果及分析

現以某新型雷達點跡處理數字電路為例進行系統功能驗證。整個電路采用DSP+FPGA的設計架構，其主要芯片包括：5片 DSP（ADSP21060）、2片FPGA（Atlera Flex EPF10K系列）、8片雙口RAM（QFP封裝），其他E2PROM、HC244（SOP封裝）、HC245（SOP封裝）等。電路設計復雜，芯片多，PCB布局布線密度大，采用ICT、功能測試TPS開發難度大。

利用本邊界掃描自動測試系統，結合MERGE方法，對上述電路板進行TPS開發實驗及故障診斷，測試結果如圖 5所示。

圖 5 測試結果示意圖

插入模擬故障（U8-6 stuck to 0），重新仿真：掃描鏈測試--》PASS--》B-Scan器件簇測試--》PASS--》NB-Scan器件簇測試 --》Failed （Report： Pin（s）： U3-25， R26-2， U8-6， R26-1 possible stuck at low， the BS nodes is U31-21（R/W））。

上述仿真結果表明，融合MERGE方法所構建的基于邊界掃描的板級自動測試系統，自動化程度高，故障隔離準確有效。

結語

邊界掃描技術可以實現對數字電路的高速測試，不但可以減少ICT測試高昂的夾具開發成本，縮短測試時間，還能夠滿足時延故障和芯片性能測試的要求。本文主要針對基于邊界掃描技術的測試系統實現難度大、故障覆蓋率低等問題，創造性的提出了MERGE法邊界掃描技術。通過對該方法的深入研究，構建了基于該技術的新型雷達數字電路便攜式自動測試系統。經綜合評定該系統性能可靠，符合我軍新型雷達裝備維修保障的要求，具有良好的發展前景。目前該ATE正擔負著新型雷達裝備數字電路的維修保障任務，其整體設計思路對同類型故障診斷平臺的研發具有重要的借鑒價值和參考意義。