作為第3代顯示器，有機電致發光器件（Organic Light Emitting Diode，OLED）由于其主動發光、響應快、高亮度、全視角、直流低壓驅動、全固態以及不易受環境影響等優異特性，具有LCD無法比擬的優點，在手機、個人電子助理（PDA）、數碼相機、車載顯示、筆記本電腦、壁掛電視以及軍事領域都具有廣闊的應用前景，因而得到了業界廣泛的關注。OLED發展至今，已經由最初的單色發展到現在的全彩，與此同時對驅動電路也提出了更高的要求，由最初的無灰階單色靜態驅動，到彩色動態驅動。

　　目前，OLED的研究重點是研制高穩定性的器件以達到實用化的要求，但同時研究實現高質量動態顯示的驅動技術也很重要，因為只有結合良好的驅動技術，提高反應速度和分辨率，才能表現出OLED的優異特點。然而，單色OLED顯示就要求驅動電壓具有較高的控制精度，彩色OLED顯示如要同時精確地控制RGB 三基色的灰度，實現起來難度更大。為實現真彩色，R、G、B三基色要各自實現256級灰階。文中所述電路屬于全彩色動態驅動電路，將對其256級灰度顯示以及外圍驅動進行研究與設計，為今后大尺寸OLED顯示器提供一個可行的技術方案。

　　1 驅動控制系統設計

　　顯示器性能的好壞，一方面取決于顯示器的制作材料，另一方面取決于顯示器的驅動電路系統。驅動電路系統是保證顯示器正常工作必不可少的部分，對顯示性能起著舉足輕重的作用，驅動電路系統的不同會導致顯示器顯示色彩、亮度以及顯示的灰度、響應時間、功耗等顯示器參數。而OLED顯示屏需要專用的控制驅動芯片，只有OLED屏與驅動控制芯片的成功結合，才能推動OLED的發展從而取代LCD。然而，目前國內外對OLED研究的熱點主要在器件與材料上，關于驅動電路和灰度控制方面的研究相對較少，現有的OLED驅動電路集成度低，針對OLED特性的掃描效率優化度也不高。因此，設計高性能的OLED驅動電路，成為顯示領域一個亟待解決的問題。文中在現有的研究基礎上，自行設計了分辨率為480×640彩色OLED屏外圍驅動電路，并對256級灰度實現方法進行了優化，使其與OLED完美結合，從而進一步推動OLED向前發展。

　　1.1 OLED像素單元電路

　　對于OLED驅動控制系統的實現，關鍵技術在于數據的寫入和掃描控制，圖1是單個像素的雙管驅動電路。一個TFT用來尋址，另一個是電流調制晶體管，用來為OLED提供電流。為防止OLED開啟電壓的變化導致電流變化，使用的是P溝器件，這樣，OLED處于驅動TFT的漏端，源電壓與有機層上的電壓無關。

　　Data Line與尋址TFT的源級相連，Scan Line使地址TFT選通，數據線上的內容通過漏電流寫入到存儲電容CS上，并以電荷的形式暫存。

　　當Power Line為高電平時，驅動TFT的源級為高電平，同時CS上的電荷，將選通驅動TFT，其漏電流流過OLED顯示器件，驅動其發光。數據線電平的高低決定了像素的亮暗。

　　1.2 256級灰度顯示

　　所謂圖像的灰度等級就是指圖像亮度深淺的層次，將基色的發光亮度按強度大小劃分，就是灰度級。顯示屏能產生的灰度級越高，顯示的顏色和圖像層次就越多。而且人的視覺系統對亮度強弱的感受不僅與亮度本身的強弱相關，還與發光時間和點亮面積有關，在一定時間范圍內，點亮時間越長、面積越大，人眼感覺的發光強度就越強。因而利用人眼對快速的亮暗閃爍并不敏感的“暫留”效應，變換發光體的點亮時間和面積來區分亮度，就會形成一種不同灰度級畫面的視覺，一般灰度級越高，所顯示的顏色和圖像層次就越多，圖像越柔和，圖像層次越逼真。高灰度級以及有效的灰度調制方式對高清晰度顯示的發展極其重要，目前OLED顯示驅動一個亟需解決的是灰度的精確性問題。

　　OLED顯示屏是可以用傳統的模擬電壓控制法來實現灰度，問題在于：亮度和數據電壓之間呈非線性關系，缺少一個漸變的易于控制的線性區間，因此，采用模擬電壓法調節發光強度，難以精確、有效地實現OLED的灰度級顯示，現在總的趨勢是使用數字驅動電路。

　　數字驅動電路的困難在于工作頻率比模擬驅動電路高得多，現階段較為實用的灰度調制方法主要有兩種。一種是脈寬調制法，即對驅動脈沖實現占空比的控制；另一種方法是子場控制法，這種方法將發光時間按1：2：4：8：…劃分為若干個子場，不同的子場導通組合，就能實現不同的灰度等級。但采用脈寬調制法，其時序復雜，要求顯示屏有較高響應速度；而采用子場法要求驅動頻率較高，對高灰度級的實現難度大。

　　考慮到幀頻與OLED屏體顯示效率的折中，使驅動電路工作頻率在一個合理水平，在脈寬調制和子場原理的基礎上，對這兩種方法進行優化，256級灰度采用通過對圖像數據按位分時顯示的方法實現，即對輸入的8 bit像素信號RGB，通過給每種顏色字節的不同位分配不同的顯示時間達到灰度顯示的目的，使每位的顯示時間為 128：64：32：16：8：4：2：1，利用其組合可以得到256級灰度顯示所對應的子像素發光時間，實現視覺上的256級灰度即1 667萬色顯示，以實現高質量的顯示畫面。

　　為實現256級灰度，將一個像素點的掃描時間分成19個單位時間t，8 bit灰度數據q［7：0］從高位到低位所占的時間分別為8t，4t，2t，t，t，t，t，t。為使不同位顯示時間成一定比例，從q［3］開始引入 t／2的消影時間，q［2］引入t／4的消影時間，d［1］引入t／8的消影時間，d［0］引入t／16的消影時間，如圖2所示，由控制電路產生消隱信號進行消隱。由此計算OLED屏亮度百分比λ=（8+4+2+1+1／2+1／4+1／8+1／16）／19=83．9％。

　　1.3 FPGA控制器

　　利用FPGA的處理速度和數據寬度高的優勢以及芯片中可利用的豐富資源，為分辨率為480×RGB×640的OLED顯示屏設計了外圍驅動控制電路。其主要作用是向OLED顯示屏提供掃描控制信號及進行OLED顯示數據的數字信號處理。

　　根據OLED顯示屏周邊接口的結構和特性，利用FPGA芯片為其設計外圍的驅動控制系統，為OLED屏提供控制信號以及傳輸所要顯示的數據信號。

　　如圖3所示，經解碼后的圖像數據存入FIFO（First In First Out）緩存中，在主時鐘的控制下，FIFO中的圖像數據將被載入到一個16×8的數據裝載寄存器，當這16個8位數據裝載寄存器裝滿時，將被一個144 位的鎖存器鎖存，等待進入D／A轉換模塊；同時FPGA控制器還將在主時鐘的控制下產生行列移位時鐘和行列掃描起始脈沖，產生的時鐘和脈沖進入DC-DC 轉換模塊。

　　1.4 各種控制信號周期及頻率

　　為使FPGA控制器能工作于一個合理的驅動頻率以及提高顯示屏的亮度，在結構上采用標準單元塊的形式。對于分辨率480×3×640的顯示屏，以8×16 個顯示像素燈管構成一個單元塊，將480×3行分組組合成為90個塊（Block），即每塊由一組列信號同時驅動16行像素。設計列掃描驅動電路時，將 640列電極分組組合成為80個塊（Block），每個塊并行驅動8列像素。

　　OLED顯示屏的刷新頻率是60 HZ／s，即顯示一幀圖像的時間為1／60 s，設為T，所以，行掃描起始信號stx的周期T為16 667μs，占空比為1：90；因為OLED顯示屏480×3行電極分組組合成為90個Block，所以每一塊的選通時間為T／90，即 185．185μs。而cpx和cpbx是一對反相不交疊的脈沖信號，占空比為50％，在脈沖信號的高電平和低電平時，都有一個Block行像素被選通，即在cpx和cpbx一個周期內有兩個Block行像素被選通，所以行掃描驅動脈沖cpx和cpbx的周期為T／45，即370．370μs。

　　同理，OLED顯示屏的列被分為80個Block，每個列Block的選通時間為2．315μs，列掃描起始信號sty的周期為185．1 85μs，占空比為1：80。列驅動脈沖cpy和cpby亦是一對反相不交疊的脈沖信號，占空比為50％，在脈沖信號的高電平和低電平時，都有一個 Block被選通。由于每個列Block的選通時間為2．315μs，所以列掃描驅動脈沖cpy和cpby的周期為4．630 μs。

　　在每個列Block選通期間，從FIFO中并行讀出的8個8 bit數據進入數據鎖存器鎖存。在每個BLOCK選通期間都將進行一次數據的鎖存，所以數據鎖存信號Lock的周期為2．315μs。因為當16個8位的數據裝載寄存器都載滿數據的時候才進行這144個數據的鎖存，所以16位移位寄存器時鐘clk_reg的周期為0．145μs。從FIFO中讀出數據的速度必須和向數據裝載寄存器中裝載數據的速度一致，則FIFO的讀時鐘clk_fifo的周期也為0．145μs。對0．15μs（6．896 MHz）進行近似為7 MHz，所以令系統的基本時鐘為14 MHz，由FPGA外部晶振產生。讀時鐘為基本時鐘的二分頻。

　　1.5 FPGA工作流程

　　FPGA處理器是設計的核心部分，其工作流程為，在每個clk_fifo時鐘周期下，從8個FIFO緩存中并行讀出8個8 bit像素數據，在時鐘clk_reg上升沿到來時，16位移位寄存器發生移位，它的輸出端接16個8位數據裝載寄存器的片選端，這樣16個8位數據裝載寄存器逐個被選通，此時這些數據就可以載入到16個8位數據裝載寄存器中，這16個8位寄存器的輸出端接在144位鎖存器的輸入端上。16個時鐘 clk_reg上升沿過后，16個8位數據裝載寄存器都將依次被裝載滿，此時數據鎖存信號Lock到達，將144個數據鎖存到144位數據鎖存器中，然后這些數據進入到DA轉換模塊，轉換成16路模擬量，送至OLED顯示屏，完成一個Block數據的載入。

　　在列掃描驅動脈沖cpy和cpby的控制下，80個Block依次被選通，在每一Block被選通期間，都將進行一次144個數據的移位寄存和鎖存，當 80個Block都鎖存完之后，一行數據的載入也就完成了。當第一行的80個Block數據顯示完畢后，列掃描起始信號sty過來，又開始從第一列掃描，與此同時，在行掃描驅動脈沖cpx和cpbx的作用下，第二行像素被選通，所以，這時將進行第二行的1到80個Block的數據載入，以此類推，直到90 行數據都顯示完畢之后，行掃描起始信號stx到來，重新選通第一行，循環往復，一幀幀地顯示數據。

　　2 仿真結果

　　選用Altera公司CycloneⅢ系列芯片EP3C10E144C8為目標芯片，采用Verilog HDL語言進行設計，在GX-SOPC-EDA-EP3C10-STARTER-EDK開發板上進行Modelsim仿真，仿真結果如圖4和圖5所示。

　　由圖4仿真結果可以看出，80組列掃描脈沖cpv和cpby控制80個Block，80個列掃描脈沖完畢后，列掃描起始信號sty脈沖開始，繼續掃描下一行。90行掃描完畢后，stx到來重新選通第一行，依此循環，符合設計的要求。

　　由圖5仿真結果可以看出，對于輸入的8 bit像素數據，經灰度產生模塊轉化為灰度數據。以第一個輸入數據8 hff為例，每位的顯示時間為128：64：32：16：8：4：2：1，由其不同組合，從而實現了256級灰度的功能。

　　3 結束語

　　基于FPGA芯片設計了分辨率為480×RGB×640的真彩色OLED顯示屏的驅動電路，在傳統的子場原理和脈寬調制占空比實現灰度的基礎上，對其進行優化，采用R、G、B單基色像素分時顯示的方法，實現了256級灰度功能。經仿真和軟硬件協同仿真驗證，實現了設計所要求滿足的功能。其256級灰度實現方法簡單靈活，降低了對FPGA驅動頻率的要求，對于在高刷率、高分辨率、高灰階顯示器件上的應用，具有很高的實用價值。利用該電路系統可以實現OLED 顯示的全彩色實時動態圖像的傳輸，為今后OLED作為大尺寸顯示器提供了技術支持。