本文主要討論在千兆位數據傳輸中需考慮的信號完整性設計問題，同時介紹應用PCB設計工具解決這些問題的方法，如趨膚效應和介質損耗、過孔和連接器的影響、差分信號及布線考慮、電源分配及EMI控制等。
通訊與計算機技術的高速發展使得高速PCB設計進入了千兆位領域，新的高速器件應用使得如此高的速率在背板和單板上的長距離傳輸成為可能，但與此同時，PCB設計中的信號完整性問題(SI)、電源完整性以及電磁兼容方面的問題也更加突出。
信號完整性是指信號在信號線上傳輸的質量，主要問題包括反射、振蕩、時序、地彈和串擾等。信號完整性差不是由某個單一因素導致，而是板級設計中多種因素共同引起。在千兆位設備的PCB板設計中，一個好的信號完整性設計要求工程師全面考慮器件、傳輸線互聯方案、電源分配以及EMC方面的問題。
高速PCB設計EDA工具已經從單純的仿真驗證發展到設計和驗證相結合，幫助設計者在設計早期設定規則以避免錯誤而不是在設計后期發現問題。隨著數據速率越來越高設計越來越復雜，高速PCB系統分析工具變得更加必要，這些工具包括時序分析、信號完整性分析、設計空間參數掃描分析、EMC設計、電源系統穩定性分析等。這里我們將著重討論在千兆位設備PCB設計中信號完整性分析應考慮的一些問題。
高速器件與器件模型
盡管千兆位發送與接收元器件供應商會提供有關芯片的設計資料，但是器件供應商對于新器件信號完整性的了解也存在一個過程，這樣器件供應商給出的設計指南可能并不成熟，還有就是器件供應商給出的設計約束條件通常都是非常苛刻的，對設計工程師來說要滿足所有的設計規則會非常困難。所以就需要信號完整性工程師運用仿真分析工具對供應商的約束規則和實際設計進行分析，考察和優化元器件選擇、拓撲結構、匹配方案、匹配元器件的值，并最終開發出確保信號完整性的PCB布局布線規則。因此，千兆位信號的精確仿真分析變得十分重要，而器件模型在信號完整性分析工作中的作用也越來越得到重視。
元器件模型通常包括IBIS模型和Spice模型。由于板級仿真只關心輸出管腳經過互聯系統到輸入管腳的信號響應，同時IC廠家不希望泄漏器件內部詳細的電路信息，且晶體管級Spice模型仿真時間通常難以忍受，所以IBIS模型在高速PCB設計領域逐漸被越來越多的器件廠家和信號完整性工程師所接受。
對于千兆位設備PCB系統的仿真，工程師經常會對IBIS模型的精確性提出質疑。當器件工作在晶體管的飽和與截止區時，IBIS模型缺乏足夠詳細的信息來描述，在瞬態響應的非線性區域，用IBIS模型仿真的結果不能像晶體管級模型那樣產生精確的響應信息。然而，對于ECL類型器件，可以得到和晶體管級模型仿真結果很吻合的IBIS模型，原因很簡單，ECL驅動器工作在晶體管的線性區域，輸出波形更接近于理想的波形，按IBIS標準可以得到較為精確的IBIS模型。
隨著數據傳輸速率提高，在ECL技術基礎上發展起來的差分器件得到很大發展。LVDS標準和CML等使得千兆位信號傳輸成為可能。從上面的討論可知，由于電路結構和相應的差分技術應用，IBIS標準仍然適用于千兆位系統的設計。已發表的一些IBIS模型在2.5Gbps LVDS和CML設計中的應用文章也證明了這一點。
由于IBIS模型不適用于描述有源電路，對于許多有預加重電路進行損耗補償的Gbps器件，IBIS模型并不合適。因此，在千兆位系統設計中，IBIS模型只有在下列情況下才可以有效工作：
1．差分器件工作在放大區(線性V-I曲線)
2．器件沒有有源預加重電路
3．器件有預加重電路但是沒有啟動(短的互聯系統下啟動預加重功能可能導致更差的結果)
4．器件有無源預加重電路，但是電路可以從器件的裸片上分離。
數據速率在10Gbps或以上時，輸出的波形更像正弦波，這時Spice模型就更適用。
損耗影響
當信號頻率升高，傳輸線上的衰減就不可忽略。此時需要考慮由導體串連等效電阻和介質并聯等效電導引起的損耗，需使用有損傳輸線模型進行分析。
?有損傳輸線等效模型如圖1，從圖中可以看出，表征損耗的是等效串連電阻R和等效并聯電導G。等效串連電阻R是直流電阻和趨膚效應引起的電阻，直流電阻為導體本身的電阻，由導體的物理結構和導體的電阻率決定。當頻率升高，趨膚效應開始作用，趨膚效應是當高頻信號通過導體時，導體中的信號電流集中于導體表面的現象。在導體內部，沿導體截面信號電流密度呈指數衰減，電流密度減小為原來1/e時的深度叫趨膚深度。頻率越高，趨膚深度越小，導致導體的電阻增加。趨膚深度與頻率的平方根成反比。
等效并聯電導G也稱為介質損耗(Dielectric Loss)。在低頻時，等效并聯電導與介質的體電導率和等效電容有關，而當頻率升高時，介質損耗角開始起主導作用。此時介質電導率由介質損耗角和信號頻率決定。
一般來說，當頻率小于1GHz時，趨膚效應損耗起主要作用，頻率在1GHz以上時，介質損耗占據主導。
在仿真軟件中可以設置介電常數、介質損耗角、導體電導率以及截止頻率，軟件在仿真時會根據傳輸線的結構考慮趨膚效應與介質損耗的影響。如果仿真衰減，一定要根據信號的帶寬設置相應的截止頻率，帶寬由信號邊沿速率決定，許多622MHz信號與2.5GHz信號邊沿速率差別不大，另外在有損傳輸線的模型中也可以看到等效電阻和電導隨頻率變化而不同。
從圖2中可看出，損耗使信號的上升沿變緩，即減小了信號的帶寬，并且損耗減小了信號的幅度。從另一方面講，這對于抑制信號過沖是有好處的。
傳輸線的串擾也會影響損耗，串擾決定于傳輸線物理結構、耦合長度、信號強度和邊沿速率。在一定長度后串擾會飽和，損耗卻不一定增加。
過孔和連接器的影響
過孔將信號輸送到板子的另一側，板間的垂直金屬部分是不可控阻抗，而且從水平方向變為垂直方向的拐點是一個斷點，會產生反射，應盡量減少它的出現(圖3)。
在千兆位系統設計仿真中，要考慮過孔的影響，需要有過孔模型。過孔的模型結構為串連電阻R、電感L和并聯電容C形式。根據具體應用和精度要求，可以采用多個RLC結構并聯的形式，并考慮與其它導體間的耦合，此時過孔模型就是一個矩陣。
過孔模型的獲取有兩種方法，一種是通過測試例如通過TDR來獲得,另一種可以通過3D的場提取器(Field Solver)根據過孔的物理結構來提取。
過孔模型參數與PCB的材料、疊層、厚度、焊盤/反焊盤尺寸、以及與其連接的連線的連接方式有關。在仿真軟件中，根據精度要求可以設置不同的參數，軟件會依據相應的算法提取過孔的模型并在仿真時考慮其影響。
在千兆位系統PCB的設計中尤其要考慮連接器的影響，現在高速連接器技術的發展已經可以很好地保證信號傳輸時阻抗與地平面的連續性，設計中對連接器的仿真分析主要采用多線模型。
連接器多線模型是在三維空間下，考慮管腳間的電感和電容耦合提取出來的模型。連接器多線模型一般使用三維場提取器提取出RLGC矩陣，一般是Spice模型子電路形式。由于模型結構復雜，提取和仿真分析時都需要較長的時間。在SpecctraQuest軟件中，可以把連接器的Spice模型編輯成Espice模型，賦給器件或直接調用，也可以編輯成DML格式的封裝模型賦給器件使用。
差分信號及布線考慮
差分信號具有抗干擾強、傳輸速率高的優點，在千兆位信號傳輸中，可以更好降低串擾、EMI等的影響，其耦合形式有邊沿耦合與上下耦合、松耦合和緊耦合等形式。
邊沿耦合與上下耦合相比具有更好降低串擾、布線方便、加工簡單等優點，上下耦合更經常應用于布線密度大的PCB 板。緊耦合相對于松耦合具有更好的抗干擾能力，并能減小串擾，松耦合則可更好控制差分走線阻抗的連續性。
具體的差分走線規則要根據不同的情況考慮阻抗連續性、損耗、串擾、走線長度差異等的影響。差分線最好用眼圖來分析仿真結果。仿真軟件可以設定隨機序列碼產生眼圖，并且可以輸入抖動與偏移參數分析其對眼圖的影響。
電源分配與EMC
數據傳輸速率的提高伴隨著更快的邊沿速率，需要在更寬的頻帶內保證電源穩定性。一個高速系統可能會通過瞬態10A的電流，并且要求電源最大紋波50mV，也就是說要保證一定頻率范圍內電源分配網路的阻抗在5mΩ以內，例如信號的上升時間小于0.5ns，要考慮的頻寬范圍達1.0GHz。
在千兆位系統設計中，要避免同步噪聲(SSN)的干擾，保證電源分配系統在帶寬范圍內具有較低阻抗。一般在低頻段，采用去耦電容降低阻抗，高頻段主要考慮電源、地平面分布。圖4顯示了電源、地平面層考慮去耦電容和沒有考慮去耦電容影響時，阻抗變化的頻率響應圖。
SpecctraQuest軟件可以分析由于封裝結構造成的同步噪聲的影響，其中的Power Integrity(PI)軟件采用頻域分析電源分配系統，可以有效地分析去耦電容數量與位置以及電源、地平面的影響效果，幫助工程師進行去耦電容選擇以及放置位置、布線和平面分布分析。
EMC即電磁兼容性，產生的問題包含過量電磁輻射及對電磁輻射敏感性兩方面。它產生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行EMC仿真的軟件工具，但EMC的問題可以由許多電磁方面的原因引起，仿真參數和邊界條件設置很困難，這將直接影響仿真結果的準確性和實用性。最通常的做法是將控制EMC的各項設計規則應用在設計的每一環節，實現在設計各環節上的規則驅動和控制，設計完成測試驗證后又可以形成新的規則應用到新的設計中。