ad9852與ad9854區(qū)別

　　AD9852內(nèi)置的只有一個(gè)DAC，AD9854的內(nèi)置兩個(gè)DAC。AD9854支持完全正交的兩個(gè)輸出，而AD9852僅有一個(gè)輸出，另一個(gè)DAC僅為控制用DAC，但AD9854的引腳與ad9852的單頻信號發(fā)生器模式相兼容。

　　ad9852引腳圖及功能

　　AD9852的引腳說明：D7—D0：Pin1—8，并行編程模式下的8位并行數(shù)據(jù)I/O口。

　　A0—A5：Pin14—19，并行編程模式下的6位并行地址口。其中，Pin17與串行通信的復(fù)位端復(fù)用，Pin18與串行數(shù)據(jù)輸出口復(fù)用（3線模式），Pin19與串行數(shù)據(jù)I/O口復(fù)用（（2線模式）。

　　DVDD：Pin9，10，23，24，25，73，74，79，80，數(shù)字電路電源端，相對于數(shù)字地3.3V供電，3.135V—3.465V可保證設(shè)計(jì)指標(biāo)。

　　DGND：Pinll，12，26，27，28，72，75，76，77，78，數(shù)字地。

　　AVDD：Pin31，32，37，38，44，50，54，60，65，模擬電路電源端，相對于模擬地3.3V供電，3.135V—3.465V可保證設(shè)計(jì)指標(biāo)。電路設(shè)計(jì)時(shí)，應(yīng)加強(qiáng)DVDD和AVDD之間的去藕，以防噪聲相互串?dāng)_。

　　AGND：Pin33，34，39，40，41，45，46，47，53，59，62，66，67，模擬地。

　　NC：Pin13，35，57，58，63，內(nèi)部無連接的引腳，布線時(shí)可以懸空。

　　I/OUD：Pin20，頻率更新端口。要向AD9852寄存器內(nèi)寫數(shù)據(jù)，先是寫到端口的緩沖器里，等工作模式所需的數(shù)據(jù)寫完后，再在此引腳上加一持續(xù)至少8個(gè)系統(tǒng)時(shí)鐘周期的高電平，使DDS芯片按照所設(shè)置的方式運(yùn)行。頻率更新也可以設(shè)置成內(nèi)部更新模式，這時(shí)DDS按照UDC寄存器設(shè)置的值定時(shí)自動(dòng)更新頻率，同時(shí)輸出持續(xù)8個(gè)系統(tǒng)時(shí)鐘周期高電平的同步信號。

　　WRB/SCLK：Pin21，并行模式下的寫控制端，與串行模式時(shí)鐘信號輸入端復(fù)用。

　　RDB/CSB：Pin22，并行模式下的讀控制端，與串行模式片選端復(fù)用。FSK/BPSK/HOLD：Pin29，多功能復(fù)用引腳。FSK工作模式下，低電平選擇頻率F1，高電平選F2;BPSK模式時(shí)，低電平選相位1，高電平選相位2;Chirp模式時(shí)，高電平使DDS輸出保持當(dāng)前頻率。

　　SHAPEDKEYING：Pin30，高電平使DDS輸出有一個(gè)調(diào)幅過程，若電路設(shè)計(jì)為低電平，DDS將沒有輸出。

　　VOUT：Pin36，高速比較器輸出端。

　　VINP：Pin42，比較器正電壓輸入端。

　　VINN：Pin43，比較器負(fù)電壓輸入端。

　　IOUTl：Pin48，余弦DAC單極電流輸出端。

　　IOUTIB：Pin49，余弦DAC單極電流互補(bǔ)輸出端。

　　IOUT2B：Pins51，控制DAC單極電流互補(bǔ)輸出端。

　　IOUT2：Pin52，控制DAC單極電流輸出端。

　　DACBP：Pin55，DAC旁路電容連接端。從該端口串接一0.01uF電容到AVDD可以改變SFDR性能。

　　DACRSET：Pin56，DAC滿幅輸出設(shè)置：RsET=39.9/IouT。

　　PLLFILTER：Pin61，串接1.3k。電阻和0.01uF到AVDD（Pin60），構(gòu)成參考源倍頻PLL環(huán)路濾波器的零補(bǔ)償網(wǎng)絡(luò)。

　　DIFFCLK：Pin64，差分時(shí)鐘使能端，高電平有效。AD9852的時(shí)鐘輸入有兩種方式：單端正弦輸入和差分輸入，具體采用哪一種方式，通過它來選擇。REFCLKB：Pin68，差分時(shí)鐘的互補(bǔ)輸入端。

　　REFCLK：Pin69，單端時(shí)鐘信號輸入或差分時(shí)鐘的另一輸入端。

　　S/PSELECT：Pin70，編程模式選擇端。邏輯高選擇并行模式。

　　MASTERRESET：Pin71AD9852的復(fù)位端，持續(xù)10個(gè)系統(tǒng)時(shí)鐘周期的高電

　　AD9852的主要性能參數(shù)

　　·300MHz內(nèi)部時(shí)鐘上限;

　　·集成化12位D/A輸出;

　　·良好的動(dòng)態(tài)性能：在100MHz輸出時(shí)仍具有80dBSFDR;

　　·內(nèi)含4～20倍可編程參考時(shí)鐘倍乘器;

　　·雙向48位可編程頻率寄存器和雙向14位可編程相位寄存器;

　　·12位振幅調(diào)諧和可編程ShapedOn/OfKe2

　　ying功能;

　　·單腳FSK和PSK數(shù)據(jù)接口;

　　·HOLD引腳具有線性或非線性調(diào)頻功能;

　　·可自動(dòng)雙向頻率掃描;

　　·可進(jìn)行sin（x）/x校正;

　　·簡化的控制接口：10MHz串行兩線或三線外圍接口;100MHz8位并行程序設(shè)計(jì)接口;

　　·用3.3V單電源供電;

　　·單端或差分參考時(shí)鐘輸入。

　　ad9852應(yīng)用電路

　　由于采用了參考信號單端輸入的方式，所以REFCLKB端應(yīng)該接地或電源;參考信號輸入端REFCLK要跟電源相連接。因?yàn)镈DS的參考信號要求有1.6V的直流電平，在參考信號輸入到REFCLK端的端點(diǎn)處，應(yīng)接一個(gè)5.1kΩ的電阻到3.3V直流電源，同時(shí)接一個(gè)0～10kΩ的可變電阻（此處取5kΩ）到100Ω的電阻，經(jīng)過電阻分壓，REFCLK端就有1.6V的直流電壓。這個(gè)0～10kΩ的可調(diào)電阻同時(shí)用來微調(diào)REFCLK端對地的電阻，以調(diào)節(jié)REFCLK的直流電位，具體情況請參看圖4。圖4中的∏形濾波部分是為了濾除電源對REFCLK端的干擾。該頻率合成器原理圖如圖4所示。

　　檢驗(yàn)證明，利用AD9852設(shè)計(jì)的頻率合成器具有跳頻速度快、頻率分辨率高、體積小、系統(tǒng)工作穩(wěn)定、使用方便等優(yōu)點(diǎn)。因此它有很強(qiáng)的實(shí)用價(jià)值。

　　DDS除了用于跳頻系統(tǒng)中外，還可以用于任意波形產(chǎn)生、信號調(diào)制等。隨著高速集成電路的飛速發(fā)展，DDS必將開拓更多新的應(yīng)用領(lǐng)域。

　　AD9854的特征

　　·300M內(nèi)部時(shí)鐘頻率

　　·可進(jìn)行頻移鍵控（FSK），二元相移鍵控（BPSK），相移鍵控（PSK），脈沖調(diào)頻（CHIRP），振幅調(diào)制（AM）操作

　　·正交的雙通道12位D/A轉(zhuǎn)換器

　　·超高速比較器，3皮秒有效抖動(dòng)偏差

　　·外部動(dòng)態(tài)特性：

　　80dB無雜散動(dòng)態(tài)范圍（SFDR）@100MHz（±1MHz）AOUT

　　·4倍到20倍可編程基準(zhǔn)時(shí)鐘乘法器

　　·兩個(gè)48位可編程頻率寄存器

　　·兩個(gè)14位可編程相位補(bǔ)償寄存器

　　·12位振幅調(diào)制和可編程的通斷整形鍵控功能

　　·單引腳FSK和BPSK數(shù)據(jù)輸入接口

　　·PSK功能可由I/O接口實(shí)現(xiàn)

　　·具有線性和非線性的脈沖調(diào)頻（FMCHIRP）功能，帶有引腳可控暫停功能

　　·具有過渡FSK功能

　　·在時(shí)鐘發(fā)生器模式下，有小于25psRMS抖動(dòng)偏差

　　·可自動(dòng)進(jìn)行雙向頻率掃描

　　·能夠?qū)π盘栠M(jìn)行sin（x）/x校正

　　·簡易的控制接口：

　　可配置為10MHZ串行接口，2線或3線SPI兼容接口或100MHZ8位并行可編程接口

　　·3.3V單電源供電

　　·具有多路低功耗功能

　　·單輸入或差分輸入時(shí)鐘

　　·小型80腳LQFP封裝