硬件設(shè)計者已經(jīng)開始在高性能DSP的設(shè)計中采用FPGA技術(shù)，因為它可以提供比基于PC或者單片機的解決方法快上10-100倍的運算量。以前，對硬件設(shè)計不熟悉的軟件開發(fā)者們很難發(fā)揮出FPGA的優(yōu)勢，而如今基于C語言的方法可以讓軟件開發(fā)者毫不費力的將FPGA的優(yōu)勢發(fā)揮得淋漓盡致。這些基于C語言的開發(fā)工具可以比基于HDL語言的硬件設(shè)計更節(jié)省設(shè)計時間，同時不需要太多的硬件知識。由于具有這些優(yōu)勢，F(xiàn)PGA技術(shù)不僅可使這些器件作為I/O器件的前端，F(xiàn)PGA還可實現(xiàn)大量的高帶寬和運算密集型應(yīng)用的實時處理。此外，F(xiàn)PGA還可很緊密地與板上存儲器結(jié)合，并在一塊電路板上集成多個器件。更好的是，F(xiàn)PGA電路板可通過新興的串口通訊標準進行通訊，如RapidI/O或者PCIX。這些最新技術(shù)可讓基于FPGA的系統(tǒng)比現(xiàn)有的多CPU和DSP系統(tǒng)的性價比高出一個數(shù)量級。因此，在用CPU和DSP解決高帶寬和算法密集問題的場合中，例如醫(yī)療成像、工業(yè)應(yīng)用以及軍用聲納和雷達等，經(jīng)常使用FPGA。設(shè)計者利用這些新型的基于C語言的開發(fā)工具來開發(fā)DSP(在一塊PCI板上安裝單塊或多塊FPGA處理器)，就可以實現(xiàn)前面提到的改進性能以及更短的面世時間。這篇文章向設(shè)計者展示了如何利用C語言工具在基于FPGA的系統(tǒng)中實現(xiàn)信號處理，并一步一步向開發(fā)者說明在多FPGA系統(tǒng)中實現(xiàn)算法密集型信號處理程序的過程。利用C語言對FPGA計算解決方案進行編程，能將把程序的執(zhí)行時間從12分鐘減少到僅為2秒。

　　1通過C語言與硬件進行接口

　　假設(shè)您在設(shè)計一個算法密集的信號處理程序，例如分析上千公里長公路的裂縫。這種應(yīng)用需要用到正/逆向霍夫變換的算法，該算法還可對航拍圖片中的河流和街道以及半導體表面的瑕疵進行定位。如果你正使用基于奔騰4和WindowsXP的PC、帶有多個FPGA的PCI板(例如Tsunami板)、C語言開發(fā)環(huán)境和Handel-C(Celoxica開發(fā)環(huán)境)來進行設(shè)計，并假設(shè)你對HDL硬件語言所知甚少，卻熟悉基于FPGA設(shè)計的一些基礎(chǔ)知識。設(shè)計過程要從C語言代碼的編寫開始，然后將代碼轉(zhuǎn)化成Handel-C，并在PC上進行仿真，最終在多FPGA處理器上運行測試。

　　一開始，先要決定C語言代碼對哪些算法進行加速。一個好的剖析工具，例如Intel的VTunePerformanceAnalyzer，可以幫你發(fā)現(xiàn)消耗過多時鐘周期的代碼段。在上述的信號處理應(yīng)用中，完全由CPU完成算法要花費12分鐘的時間，經(jīng)過剖析發(fā)現(xiàn)時間幾乎是消耗在各種嵌套的循環(huán)中，這清楚地顯示了哪些代碼是由FPGA加速器加速的。經(jīng)過加速過的代碼需要經(jīng)過PC上的PCI總線輸入和輸出。由此可知I/O數(shù)據(jù)的速度在PCI總線的速度范圍之內(nèi)??從70到200Mbps。接下來的挑戰(zhàn)是創(chuàng)建FPGA設(shè)計以加速代碼的功能。由于FPGA可以同時執(zhí)行上千條指令，訪問上百個內(nèi)存塊，所以“管道”和“并行處理”技術(shù)都可被用來加速功能。利用管道技術(shù)，指令路徑是有順序的，即當一些算法正在一部分數(shù)據(jù)“管道”中被執(zhí)行時，另一些算法將在同一“管道”的后面部分被執(zhí)行，這個過程與自動生產(chǎn)線很相似。具有長時鐘的程序可以通過并行處理來顯著降低運行時間(圖2)。