軟件設(shè)計采用匯編語言編寫， 在M plab集成開發(fā)環(huán)境中進(jìn)行編譯、仿真， 用軟件來實(shí)現(xiàn)硬件的功能，不但可以降低成本， 提高系統(tǒng)的可靠性， 還能簡化硬件結(jié)構(gòu)， 但其缺點(diǎn)是響應(yīng)時間比用硬件實(shí)現(xiàn)長， 而且還要占用CPU 時間。設(shè)計過程中， 在滿足可行性和實(shí)時性的前提下盡可能地將硬件功能用軟件來實(shí)現(xiàn)， 系統(tǒng)主程序流程圖， 如圖5所示。

?

　　圖5 控制系統(tǒng)主程序流程圖

　　4 結(jié)語

　　干擾現(xiàn)象是電路調(diào)試和設(shè)計時必須考慮和重點(diǎn)解決的問題， 不同電路其干擾源千差萬別， 干擾傳播途徑也多種多樣， 干擾現(xiàn)象也各不相同， 但它們?nèi)杂泄残浴Ｏ到y(tǒng)在設(shè)計和調(diào)試中就考慮了這些共性因素， 并結(jié)合具體工作環(huán)境和各部分功能電路， 采取了必要的抗干擾措施， 具體有如下幾點(diǎn)：

　　(1)合理布置電源濾波、退耦電容;

　　(2)分區(qū)布局， 將數(shù)字電路與模擬電路分開;

　　(3)合理設(shè)計地線;

　　(4)電流通路的面積最小;

　　( 5)盡量加粗接地線和電源線;

　　在控制系統(tǒng)設(shè)計中， 將控制電路和驅(qū)動電路分兩塊板布局， 其中驅(qū)動板的PCB 設(shè)計， 如圖6 所示，經(jīng)實(shí)驗證明， 抗干擾措施取得了較理想的效果。

?

　　圖6 驅(qū)動電路PCB板設(shè)計圖