摘要：在m序列產生原理的基礎上，利用2片74LS194級聯及少量門電路，采用手動置數和自啟動2種方法設計了2種m序列發生器電路，然后分析比較了2種電路的產生原理．最后分析了實驗結果，驗證了m序列的均衡性、游程分布特性及移位相加性．電路性能穩定可靠，已作為數字信號源成功應用于通信原理實驗中

　　1、m序列的產生原理

　　m序列發生器是一種反饋移位型結構的電路，它由n級移位寄存器加異或反饋網絡組成，其生成序列長度p＝2n－1，且只有1個冗余狀態即全0狀態，所以稱為最長線性反饋移位寄存器序列．由于帶有反饋，因此在移位脈沖作用下，移位寄存器各級的狀態將不斷變化，通常移位寄存器的最后一級做輸出，輸出序列為邀ak妖＝a0a1…an－1…

　　輸出序列是一個周期序列，其特性由移位寄存器的級數、初始狀態、反饋邏輯以及時鐘速率（決定著輸出碼元的寬度）所決定．

　　當移位寄存器的級數與時鐘一定時，輸出序列就由移位寄存器的初始狀態和反饋邏輯所完全確定．當初始狀態為全零狀態時，移位寄存器輸出全0序列．為了避免這種情況，需設置全0排除電路。

　　2、m序列發生器的電路設計

　　2.1芯片介紹

　　本設計采用2片4級移位寄存器芯片74LS194及少量分立元件構成，74LS194的引腳及內部邏輯圖如圖2所示．

　　74LS194是一種典型的中規模集成移位寄存器，由4個RS觸發器和一些門電路構成．它是4級雙向移位寄存器，是一種功能很強的通用寄存器，其具體邏輯功能由管腳9和管腳10的S0與S1來確定．它具有并行輸入、并行輸出、左移、右移及保持等5個功能．其中D0，D1，D2和D3為并行數據輸入端；Q0，Q1，Q2和Q3為4個觸發器輸出端；SR為右移串行輸入端；SL為左移串行輸入端；S0與S1為操作模式控制端；Cr為直接無條件清零端；CP為時鐘脈沖輸入端．

　　當S0S1＝00時，為狀態保持；S0S1＝01為數據右移；S0S1＝10為數據左移；S0S1＝11為并行送數．74LS194功能表如表1所示

　　2.2電路設計與分析

　　要想產生周期為255的最長序列，要求m序列發生器的特征多項式必須是8次本原多項式，通過查表得到其本原多項式為x8＋x4＋x3＋x2＋1，即第8，4，3，2級參與反饋經異或后送入第1級．所設計的8級m序列發生器原理方框圖如圖3所示．

　　依據上述原理，設計了2種產生電路，分別如圖4和圖5所示．

　　方案1：通過手動置數右移產生m序列．

　　方案2：利用全0狀態重新置數從而實現自啟動

　　方案1的電路設計如圖4所示．當電路處于全0狀態時，采用此方法設計的m序列發生器不具有自啟動特性．為了使電路啟動，可以斷開開關S1，將74LS194的工作方式控制端S1置高電平，這時S1和S0均為高電平，即S1S0＝11，74LS194處于置數狀態，把輸入端的初始狀態10000000置到輸出端．然后再閉合開關S1，使74LS194的工作方式控制端S1處于低電平狀態．這時工作方式控制端S1與S0分別為低電平和高電平，即S1S0＝01，74LS194處于右移狀態，在時鐘作用下通過不斷移位產生m序列．

　　當初始狀態為全零狀態時，移位寄存器輸出全0序列．為了避免這種情況，需設置全0排除電路．方案2的電路設計如圖5所示．利用全0狀態重新置數從而實現自啟動．當電路處于全0狀態時，通過或門和非門電路的作用，S1置高電平，這時候S1和S0均為高電平，即S1S0＝11，74LS194處于置數狀態，自動把輸入端的初始狀態01000000置到輸出端．通過或門和非門電路的作用，使S1處于低電平狀態，即S1S0＝01，74LS194處于右移狀態，在時鐘作用下通過不斷移位產生m序列．

　　比較2種方案，通過設置工作方式控制端使之右移都能產生長度為255的m序列．方案1的電路設計簡單，只需手動置數就能產生m序列；方案2的電路設計較方案1復雜，但它能在全0狀態下自啟動，電路性能穩定。

　　3.實驗結果與性質分析

　　3．1實驗結果

　　這里只分析方案2的電路，由圖5可知，其初始狀態為a7＝a5＝a4＝a3＝a2＝a1＝a0＝0，a6＝1．當m序列發生器利用全0狀態重新置數實現自啟動時，它能生成長度為255的m序列．如下所示：

　　邀an妖＝111111110010000101001111101010101110000011000101011001100101111110111100110111011100

　　10101001010001001011010001100111001111000110110000100010111010111101101111100001101001101011011

　　01010000010011101“100100100110000001110100100011100”01000000010110001111010000．

　　由于示波器顯示的波形長度有限，不能一次性顯示255位m序列波形［5］．圖6為255位m序列的部

　　分波形圖．第1路波形為8kHz時鐘，第2路波形是產生的m序列部分波形，對應于序列中的引號內部分。

　　3．2性質分析

　　3.2.1m序列的均衡性

　　m序列每一周期中1的個數比0的個數多1個．由于p＝2n－1為奇數，因而在每一周期中1的個數為偶數，即（p＋1）/2＝2n－1；而0的個數為奇數，即（p－1）蛐2＝2n－1－1．當p足夠大時，在一個周期中1與0出現的次數基本相等．本設計中的8級m序列中p＝255，1的個數為128，0的個數為127，即0與1出現的概率幾乎相等．

　　3.2.2m序列的游程分布

　　將一個序列中取值（1或0）相同連在一起的元素合稱為一個游程．在一個游程中元素的個數稱為游程長度．統計分析產生序列特性．

　　對于游程長度0＜k≤6，全部游程如下：長度為1的0游程和1游程分別出現32次；長度為2的0游程和1游程分別出現16次；長度為3的0游程和1游程分別出現8次；長度為4的0游程和1游程分別出現4次；長度為5的0游程和1游程分別出現2次；長度為6的0游程和1游程分別出現1次；長度為7的0游程出現1次；長度為8的1游程出現1次，如表2所示。

　　m序列的一個周期中，游程總數為128．其中長度為1的游程個數占游程總數的1蛐2；長度為2的游程個數占游程總數的1蛐4；長度為3的游程個數占游程總數的1蛐8；……一般地，長度為k的游程個數占游程總數的2－k＝2k，其中1≤k≤（n－2），而且，在長度為k的游程中，連1游程與連0游程各占一半，長為（n－1）的游程是連0游程，長為n的游程是連1游程。

　　3.2.3移位相加特性（線性疊加性）

　　m序列和其位移序列模2和后所得序列仍是該m序列的某個位移序列．設mr是周期為p的m序列mp經過r次延遲移位后的序列，那么有mp茌mr＝ms，其中ms為mp某次延遲移位后的序列。

　　本設計產生的序列為mp，

　　mp＝111111110010000101001111101010101110000011000101011001100101111110111100110111011100

　　10101001010001001011010001100111001111000110110000100010111010111101101111100001101001101011011

　　0101000001001110110010010011000000111010010001110001000000010110001111010000妖．

　　mp延遲1位后得到序列mr，

　　mr＝0111111110010000101001111101010101110000011000101011001100101111110111100110111011100

　　10101001010001001011010001100111001111000110110000100010111010111101101111100001101001101011011

　　010100000100111011001001001100000011101001000111000100000001011000111101000妖．

　　mp與mr模2和后所得序列ms，

　　mr＝邀1000000010110001111010000111111110010000101001111101010101110000011000101011001100101

　　11111011110011011101110010101001010001001011010001100111001111000110110000100010111010111101101

　　111100001101001101011011010100000100111011001001001100000011101001000111000妖．

　　由運算結果可以看到，ms為mp延遲25位后的序列．

　　4、結語

　　文中給出的 2 種 m 序列產生電路經實際硬件測試，輸出信號波形符 合 m 序 列 的 均 衡 性、游 程 分 布特性、移位相加性等性質．結果表明：采用 74LS194 加上少量外圍芯片，可以方便、準確地產生 m 序列．文中給出的設計方法調試方便，電路性能穩定可靠，具有實際應用價值，已作為數字信號源成功應用于通信原理實驗箱。