關鍵模塊的實現 - 一種帶Cache的嵌入式CPU的設計與實現

　　3 關鍵模塊的實現

　　3.1 ALU的實現

　　ALU是數據通路中的重要部件，負責完成各種運算功能。根據CPU要實現的指令集，確定出ALU的操作控制信號數據寬度為5 bit，運算的數據位數為32 bit。操作控制信號(ALU_OP)和ALU的源數據選擇信號根據不同指令的譯碼由控制邏輯產生。

　　3.2 控制單元的設計

　　控制單元要根據輸入的指令碼產生一系列的控制信號，用于控制數據通路上的多路選擇器和各功能部件，保證每一條指令都能夠正確執行。

　　控制單元的輸入信號必須設計為32 bit的指令碼，而輸出信號則要根據需要進行設計。

　　在IF階段，控制單元需要根據指令的譯碼情況，決定PC的更新值，如果是順序執行的指令，則PC自動加4，對于分支和跳轉指令，需要發出跳轉指令信號和分支指令信號，從而決定PC的更新值。

　　在ID階段，控制單元對指令進行譯碼，根據指令的操作碼和功能部分，發出相應的控制信號；根據指令中的操作數字段，控制單元給出寄存器號，從寄存器堆中讀出操作數送入ID與EXE之間的流水線寄存器。如果發生數據相關，數據前置邏輯產生前置控制信號。

　　在EXE階段，控制單元給出ALU數據來源的選擇信號，以及ALU的運算選擇信號，

　　在MEM階段，控制單元需要給出數據存儲器的讀寫信號，片選信號等。存儲器需要向控制單元返回響應信號。

　　在WB階段，控制單元主要控制數據的流向，給出多路選擇器的選擇信號，選擇將存儲器讀出的數據或ALU的運算結果寫回寄存器組。

　　3.3 數據前推技術的設計

　　對于數據競爭的檢測，通過比較連續3條指令的寄存器標號，把本條指令的rs和rt及前面2條指令的操作數結果寄存器分別進行比較，比較器的輸出信號傳遞到EXE階段用于選擇ALU操作數的來源。

　　而對于LOAD指令發生的數據相關，必須等到MEM階段完成之后才能得到有效的數據，因此發生數據相關的下一條指令，只能通過延遲一個周期才能利用數據前置技術，如果配合MIPS編譯器，通過使用延遲槽技術可以解決LOAD類型的數據相關。

　　3.4 指令cache的實現

　　系統實現了一個容量為2 KB指令Cache，每個Cache行為16 B數據，這樣可以利用存儲器的16 B的突發式傳送。采用2路組相聯方式，支持通寫(Write Through)模式。由同步SRAM實現。

　　數據Cache由控制模塊、命中與缺失比較模塊、訪問內存模塊、替換模塊、輸出模塊組成。其中控制模塊是整個Cache的主控部件，它控制存儲器和cache協調工作:當執行單元有取指請求時，以指令的物理地址作為索引看是否命中，如果不命中則控制邏輯啟動訪存邏輯到內存中去取指，當指令取回時控制邏輯啟動替換邏輯對指令Cache進行替換并將指令輸出;如果命中，則將指令輸出。

　　使用VHDL來設計和實現上述各關鍵模塊。綜合后的接口信號圖如圖2所示。