基于sopc的電子鐘設計

　　SOPC（SystemOnProgrammableChip）是用可編程邏輯技術把整個系統放到一片硅片上的一種特殊嵌入式系統一方面，它片上系統（SOC）完成整個系統的邏輯功能;另一方面，它是可編程系統，具有靈活的設計方式，可裁剪，擴充，升級，并具備軟硬件在系統可編程功能J.S）PC 是PID 和ASIC 技術融合的結果，可以認為SOPC代表了半導體產業未來的發展方向。本文采用EDA 軟件QuartuslI 中的SOPCBuilder 構建了一個SOPC 系統。并以構建的系統為平臺進行電子鐘的軟件設計：最后在Altera 公司 FPGA 多媒體開發平臺DE2 上進行實現該方案不同于基于處理器或控制器及SOC 的嵌入式系統，基于SOPC 的嵌入式系統具有可配置的特點，不會包括任何專用外設，而是可根據需要靈活地在一片FPGA 中構造外設接口。

　　電子鐘是一種用數字電子技術實現時、分、秒自然計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，而且使用壽命較長，與機械鐘相比具有更高的準確性和直觀性，具有更長的使用壽命，已得到廣泛的使用。數字鐘的設計方法有許多種，例如可用中小規模集成電路組成電子鐘，也可以利用專用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘，還可以利用單片機來實現電子鐘等等。這些方法都各有其特點，其中利用單片機實現的電子鐘具有編程靈活，以便于功能的擴展。

　　電子鐘設計原理

　　數字鐘的示意如下圖所示。它由石英晶體振蕩器、分頻器、計數器、譯碼器顯示器和校時電路組成。振蕩器產生穩定的高頻脈沖信號，作為數字鐘的時間基準，然后經過分頻器輸出標準秒脈沖。秒計數器滿60后向分計數器進位，分計數器滿60后向小時計數器進位，小時計數器按照“24翻1”規律計數。計數器的輸出分別經譯碼器送顯示器顯示。計時出現誤差時，可以用校時電路校時、校分。

　　電子鐘功能

　　1）具有正確的時、分、秒計時功能。

　　2）計時結果要用數碼管分別顯示進、分、秒的十位和個位。

　　3）有校時功能。當S鍵按下時，分計數器以秒脈沖的速度遞增，并按60min循環，即

　　計數到期59min后再回到00。當工A鍵按下時，時計數器以秒脈沖的速度遞增，并按24h循環，即計數到23h后再回00。

　　4）利用揚聲器整點報時。當計時到達59分59秒時開始報時，在59分50秒、52秒、54秒、56秒、58秒時鳴叫，鳴叫聲頻為500hz；到達59分60秒時為最后一聲整點報時，頻率為1khz。

　　控定時器的基本組成

　　數字鐘鐘控定時器由：計數器、D觸發器、數據選擇器、數據分配器、譯碼器、報時器、鬧時器組、分頻器和一個或非門這九大模塊構成。計數器主要分為24進制計數器和60進制計數器，24進制計數器對數字鐘的小時位計行計數，60進制對數字鐘的分和秒進行計數。D觸發器主要是用在對數字進行校準時的按鍵消抖作用，以免在校時的時候產生抖動信號。數據分配器的作用是在動態譯碼時選擇輸出數據。譯碼器對輸出信號進行譯碼在數碼管上顯示出來，讓大家數字鐘的表示直觀。報時電路是使時鐘在整點有報時功能而設計的。鬧時器是對時鐘進行比較產生鬧時電信號的電路。

　　D觸發器的設計

　　在本設計中運用到了3個D觸發器，它主要是用在對數字進行校準時的按鍵消抖作用，以免在校時的時候產生抖動信號。

　　在電路中用到了D觸發器74LS74，74LS74的管腳圖如圖3-1。

　　觸發器，它是由門電路構成的邏輯電路，它的輸出具有兩個穩定的物理狀態（高電平和低電平），所以它能記憶一位二進制代碼。觸發器是存放在二進制信息的最基本的單元。按其功能可為基本RS觸發器觸、JK觸發器、D觸發器和T觸發器。

　　這幾種觸發器都有集成電路產品。其中應用最廣泛的當數JK觸發器和D觸發器。不過，深刻理解RS觸發器對全面掌握觸發器的工作方式或動作特點是至關重要的。事實上，JK觸發器和D觸發器是RS觸發器的改進型，其中JK觸發器保留了兩個數據輸入端，而D觸發器只保留了一個數據輸入端。D觸發器有邊沿D觸發器和高電平D觸發器。74LS74為一個電平D觸發器。

　　數據選擇器的設計

　　在多路數據傳送過程中，能夠根據需要將其中任意一路選出來的電路，叫做數據選擇器，也稱多路選擇器或多路開關。數據選擇器（MUX）的邏輯功能是在地址選擇信號的控制下，從多路數據中選擇一路數據作為輸出信號。

　　通過QuartusII軟件進行編譯后，仿真結果如圖3-2所示，

　　打包后成元器件如圖3-3所示；

　　計數器的設計

　　計數器是一種計算輸入脈沖的時序邏輯網絡，被計數的輸入信號就是時序網絡的時鐘脈沖，它不僅可以計數而且還可以用來完成其他特定的邏輯功能，如測量、定時控制、數字運算等等。

　　數字鐘的計數電路是用兩個六十進制計數電路和“24進制”計數電路實現的。數字鐘的計數電路的設計可以用反饋清零法。當計數器正常計數時，反饋門不起作用，只有當進位脈沖到來時，反饋信號將計數電路清零，實現相應模的循環計數。以六十進制為例，當計數器從00，01，02，……，59計數時，反饋門不起作用，只有當第60個秒脈沖到來時，反饋信號隨即將計數電路清零，實現模為60的循環計數。

　　下面是用Verilog HDL語言編寫的24進制、60進制計數器的程序代碼： 1）24進制計數器程序代碼；

　　module count24（ten，one，clk）; output［3:0］ ten，one; input clk;

　　reg［3:0］ ten，one; always @（posedge clk） begin

　　if（ten［3:0］==2&&one［3:0］==3） begin

　　ten［3:0］《=0; one［3:0］《=0; end

　　else if（one［3:0］==9） begin

　　one［3:0］《=0;

　　ten［3:0］《=ten［3:0］+1; end else

　　one［3:0］《=one［3:0］+1; end

　　endmodule

　　通過QuartusII軟件進行編譯后，仿真結果如圖3-4所示，