能耗給設(shè)計帶來的限制可能比任何一個其他因素都多。隨著一個新概念的不斷發(fā)展，平衡新功能和能耗效率成為一個首要問題。

　　控制，并降低電子設(shè)計的能耗將使整個產(chǎn)品的開發(fā)流程受益。這樣可以將一個不合適的產(chǎn)品改進(jìn)以適應(yīng)市場，更能為成本和制造上帶來巨大變化。舉例來說，一個低能耗的設(shè)計使用更小的電源，更少的元件，和一個更小的外殼。這樣可以減低設(shè)計的復(fù)雜程度，并最終降低產(chǎn)品的成本。

　　讓電子產(chǎn)品的設(shè)計符合電源要求需要各個方面的配合。系統(tǒng)工程師，軟件工程師，嵌入式工程師，和板級布線工程師都需要對設(shè)計工具和方法加以考慮來達(dá)到目前的能耗目標(biāo)。新技術(shù)設(shè)計流程和市場趨勢給工程師帶來了新的挑戰(zhàn)，而我們也要對產(chǎn)品開發(fā)系統(tǒng)做出改變。

　　新的困境

　　能耗管理不是一個新問題，但是當(dāng)產(chǎn)品尺寸在不斷縮小，便攜式產(chǎn)品到處都是的時候，情況就已經(jīng)改變了。薄型電源電池，小尺寸外殼的復(fù)雜性，和對高性能的需求都對電源管理構(gòu)成了很大的挑戰(zhàn)。

　　而類似FPGA等可編程器件的加入則更增加了管理的復(fù)雜性。與內(nèi)在功能和能耗可以預(yù)測的傳統(tǒng)設(shè)備相比，F(xiàn)PGA的能耗不能僅僅從簡單的數(shù)據(jù)來推測。FPGA的能耗和內(nèi)部的程序的尺寸和種類有很大的關(guān)系。

　　在嵌入式FPGA設(shè)備中管理能耗的難度和設(shè)備本身一樣的復(fù)雜。因為FPGA的能耗很大程度上取決于內(nèi)部的程序，能耗僅可被可以計算嵌入式自身能耗的工具來預(yù)測。另一個選擇就是等到原型的階段，通過“真實的”電源消耗來計算，以此來修改設(shè)計以達(dá)到性能和能耗的平衡。但是這樣的延遲計算使得傳統(tǒng)的設(shè)計流程無法支持目前的需求。

　　不管怎樣，F(xiàn)PGA為設(shè)計實現(xiàn)了獨特的靈活性，并在性能上和ASIC拉近了差距，對現(xiàn)代的很多產(chǎn)品設(shè)計是很有吸引力的。但是能耗的不確定性和分析仍然是一個大問題。看一下影響FPGA設(shè)備能耗的原因可以解釋管理的復(fù)雜程度和預(yù)測的難度。

　　FPGA電源分析

　　傳統(tǒng)volatile FPGA的一個獨特特性是，當(dāng)設(shè)備剛打開時以及當(dāng)設(shè)備從休眠模式被喚醒以后的電流消耗會產(chǎn)生一個明顯的波動。這需要在設(shè)計中被考慮到，并且和低功耗模式一起保持很好的平衡。當(dāng)模式改變或者設(shè)備被關(guān)閉時，設(shè)備在功耗最高時會被重新編程以恢復(fù)設(shè)備運行。

　　增加控制功能以讓全部或部分嵌入式硬件關(guān)閉固然可以節(jié)約大量的能耗，但是在實際應(yīng)用中這樣的節(jié)約需要用電源分析工具來進(jìn)行預(yù)測。

　　到目前位置，F(xiàn)PGA能耗控制中最大的變數(shù)是動態(tài)電源，也就是來自實時操作的影響。

　　從時鐘信號到I/O輸出，動態(tài)電源受到FPGA可編程內(nèi)容的影響。而可編程內(nèi)容則在產(chǎn)品的開發(fā)過程中不斷的在變化。當(dāng)設(shè)備CMOS組的電容根據(jù)邏輯層面的變化而被充電時，能量就被消耗了。

　　動態(tài)電源消耗是一個包含頻率，電容和電壓的整體，從設(shè)計角度來講，降低時鐘頻率和電壓將會提高能耗效率。采用多處理器，并行低能耗處理，系列數(shù)據(jù)通道，適應(yīng)性時鐘頻率都將降低能耗。動態(tài)能耗配置的目的是為了創(chuàng)建優(yōu)化的電源模式，F(xiàn)PGA將被自動的重構(gòu)以達(dá)到最佳的能耗狀態(tài)。但是，需要由能耗預(yù)測工具來證實添加這樣的復(fù)雜性是值得的。

　　相對來說，F(xiàn)PGA靜態(tài)能耗是比較穩(wěn)定和容易被預(yù)測的。但是當(dāng)工藝流程到了90nm的程度，另一個最大的障礙出現(xiàn)了。CMOS的尺寸縮小，和通道的縮短和更細(xì)的門導(dǎo)致電流容易溢出。FPGA的靜態(tài)能耗就隨著工藝流程的進(jìn)步而逐漸增大，但是也會因為使用低電壓而相對減少。這對未來FPGA的設(shè)計是一個挑戰(zhàn)，尤其是當(dāng)設(shè)計師希望在便攜式設(shè)備中越來越多的使用FPGA的時候會變得更明顯。

　　FPGA內(nèi)部主要能耗單位的關(guān)系是復(fù)雜而互相影響的。例如，時鐘頻率的提高造成動態(tài)電源能耗的增加，會導(dǎo)致設(shè)備溫度的上升，最終會引起管腳的溢出和更高靜態(tài)能耗。這與熱力逃逸有相似之處，器件的高靜態(tài)能耗包括更高的管腳溢出。這會成為FPGA能耗預(yù)測問題的一個不可避免的因素。

　　可用工具

　　管理嵌入式FPGA的能耗就像管理設(shè)備一樣特別。因為FPGA的能耗大部分由可編程的內(nèi)容所決定，能耗的數(shù)值需要由嵌入式設(shè)計本身來完成。

　　為了配合這樣的流程，F(xiàn)PGA設(shè)備的廠商會提供含有能耗預(yù)測功能的開發(fā)工具。這些工具將FPGA的許多參數(shù)和利用設(shè)計來分析并預(yù)測大致的能耗，并且還在不斷的改進(jìn)中。在分析的早期，工程師需要輸入基本的信息例如時鐘頻率和功能模塊的數(shù)量等。更多的分析結(jié)果可以根據(jù)用戶的設(shè)計細(xì)節(jié)來推測。

　　這樣的方法僅可以提供一個關(guān)于特定嵌入式設(shè)備能耗的一些基本訊息，但是當(dāng)設(shè)計被修改后，整個流程需要被重新運行。因為目前不支持不同廠商的FPGA設(shè)備，評估能耗效率的流程并不是那么容易，而且也不能真實的優(yōu)化FPGA能耗來達(dá)到產(chǎn)品設(shè)計的要求。

　　目前管理FPGA電源的方式就像一個預(yù)測，然后最終被原型階段的測試以及接下來的修改所確認(rèn)。為了解決能耗問題改變FPGA種類的方式并不可取，因為這樣的風(fēng)險太大了。對新目標(biāo)器件重新工程設(shè)計所需要的時間會導(dǎo)致設(shè)計計劃的延誤，因為這已經(jīng)是一個硬件改變的案例了 – 改變了嵌入式硬件設(shè)計或其所屬的器件。

　　如果用戶在很大程度上依賴目前的工具來計算能耗，硬件和嵌入式的設(shè)計就必須在設(shè)計開始的時候就進(jìn)行定義。在開發(fā)過程中進(jìn)行調(diào)整的機(jī)會并不多。任何潛在的選擇都最好在設(shè)計流程早期就都能被研究，這無疑會對FPGA電源管理工具的預(yù)測能力有很高要求。