能耗給設計帶來的限制可能比任何一個其他因素都多。隨著一個新概念的不斷發(fā)展，平衡新功能和能耗效率成為一個首要問題。

　　控制，并降低電子設計的能耗將使整個產品的開發(fā)流程受益。這樣可以將一個不合適的產品改進以適應市場，更能為成本和制造上帶來巨大變化。舉例來說，一個低能耗的設計使用更小的電源，更少的元件，和一個更小的外殼。這樣可以減低設計的復雜程度，并最終降低產品的成本。

　　讓電子產品的設計符合電源要求需要各個方面的配合。系統(tǒng)工程師，軟件工程師，嵌入式工程師，和板級布線工程師都需要對設計工具和方法加以考慮來達到目前的能耗目標。新技術設計流程和市場趨勢給工程師帶來了新的挑戰(zhàn)，而我們也要對產品開發(fā)系統(tǒng)做出改變。

　　新的困境

　　能耗管理不是一個新問題，但是當產品尺寸在不斷縮小，便攜式產品到處都是的時候，情況就已經改變了。薄型電源電池，小尺寸外殼的復雜性，和對高性能的需求都對電源管理構成了很大的挑戰(zhàn)。

　　而類似FPGA等可編程器件的加入則更增加了管理的復雜性。與內在功能和能耗可以預測的傳統(tǒng)設備相比，F(xiàn)PGA的能耗不能僅僅從簡單的數(shù)據(jù)來推測。FPGA的能耗和內部的程序的尺寸和種類有很大的關系。

　　在嵌入式FPGA設備中管理能耗的難度和設備本身一樣的復雜。因為FPGA的能耗很大程度上取決于內部的程序，能耗僅可被可以計算嵌入式自身能耗的工具來預測。另一個選擇就是等到原型的階段，通過“真實的”電源消耗來計算，以此來修改設計以達到性能和能耗的平衡。但是這樣的延遲計算使得傳統(tǒng)的設計流程無法支持目前的需求。

　　不管怎樣，F(xiàn)PGA為設計實現(xiàn)了獨特的靈活性，并在性能上和ASIC拉近了差距，對現(xiàn)代的很多產品設計是很有吸引力的。但是能耗的不確定性和分析仍然是一個大問題。看一下影響FPGA設備能耗的原因可以解釋管理的復雜程度和預測的難度。

　　FPGA電源分析

　　傳統(tǒng)volatile FPGA的一個獨特特性是，當設備剛打開時以及當設備從休眠模式被喚醒以后的電流消耗會產生一個明顯的波動。這需要在設計中被考慮到，并且和低功耗模式一起保持很好的平衡。當模式改變或者設備被關閉時，設備在功耗最高時會被重新編程以恢復設備運行。

　　增加控制功能以讓全部或部分嵌入式硬件關閉固然可以節(jié)約大量的能耗，但是在實際應用中這樣的節(jié)約需要用電源分析工具來進行預測。

　　到目前位置，F(xiàn)PGA能耗控制中最大的變數(shù)是動態(tài)電源，也就是來自實時操作的影響。

　　從時鐘信號到I/O輸出，動態(tài)電源受到FPGA可編程內容的影響。而可編程內容則在產品的開發(fā)過程中不斷的在變化。當設備CMOS組的電容根據(jù)邏輯層面的變化而被充電時，能量就被消耗了。

　　動態(tài)電源消耗是一個包含頻率，電容和電壓的整體，從設計角度來講，降低時鐘頻率和電壓將會提高能耗效率。采用多處理器，并行低能耗處理，系列數(shù)據(jù)通道，適應性時鐘頻率都將降低能耗。動態(tài)能耗配置的目的是為了創(chuàng)建優(yōu)化的電源模式，F(xiàn)PGA將被自動的重構以達到最佳的能耗狀態(tài)。但是，需要由能耗預測工具來證實添加這樣的復雜性是值得的。

　　相對來說，F(xiàn)PGA靜態(tài)能耗是比較穩(wěn)定和容易被預測的。但是當工藝流程到了90nm的程度，另一個最大的障礙出現(xiàn)了。CMOS的尺寸縮小，和通道的縮短和更細的門導致電流容易溢出。FPGA的靜態(tài)能耗就隨著工藝流程的進步而逐漸增大，但是也會因為使用低電壓而相對減少。這對未來FPGA的設計是一個挑戰(zhàn)，尤其是當設計師希望在便攜式設備中越來越多的使用FPGA的時候會變得更明顯。

　　FPGA內部主要能耗單位的關系是復雜而互相影響的。例如，時鐘頻率的提高造成動態(tài)電源能耗的增加，會導致設備溫度的上升，最終會引起管腳的溢出和更高靜態(tài)能耗。這與熱力逃逸有相似之處，器件的高靜態(tài)能耗包括更高的管腳溢出。這會成為FPGA能耗預測問題的一個不可避免的因素。

　　可用工具

　　管理嵌入式FPGA的能耗就像管理設備一樣特別。因為FPGA的能耗大部分由可編程的內容所決定，能耗的數(shù)值需要由嵌入式設計本身來完成。

　　為了配合這樣的流程，F(xiàn)PGA設備的廠商會提供含有能耗預測功能的開發(fā)工具。這些工具將FPGA的許多參數(shù)和利用設計來分析并預測大致的能耗，并且還在不斷的改進中。在分析的早期，工程師需要輸入基本的信息例如時鐘頻率和功能模塊的數(shù)量等。更多的分析結果可以根據(jù)用戶的設計細節(jié)來推測。

　　這樣的方法僅可以提供一個關于特定嵌入式設備能耗的一些基本訊息，但是當設計被修改后，整個流程需要被重新運行。因為目前不支持不同廠商的FPGA設備，評估能耗效率的流程并不是那么容易，而且也不能真實的優(yōu)化FPGA能耗來達到產品設計的要求。

　　目前管理FPGA電源的方式就像一個預測，然后最終被原型階段的測試以及接下來的修改所確認。為了解決能耗問題改變FPGA種類的方式并不可取，因為這樣的風險太大了。對新目標器件重新工程設計所需要的時間會導致設計計劃的延誤，因為這已經是一個硬件改變的案例了 – 改變了嵌入式硬件設計或其所屬的器件。

　　如果用戶在很大程度上依賴目前的工具來計算能耗，硬件和嵌入式的設計就必須在設計開始的時候就進行定義。在開發(fā)過程中進行調整的機會并不多。任何潛在的選擇都最好在設計流程早期就都能被研究，這無疑會對FPGA電源管理工具的預測能力有很高要求。

　　實時的電源分析和優(yōu)化

　　在不影響產品設計的前提下，使能耗達到FPGA設計的電源的預算要求需要電源分析工具利用一切可能得到的幫助。需要在開發(fā)過程中提供很多的信息，使得在原型階段之前就完成最主要的產品設計決定。

　　從最終產品的角度來看，F(xiàn)PGA的能耗就只是問題的一部分了。電源分析和測試需要擴展到外設電路和支持設備，這樣這些部分才能在開發(fā)時不斷修改，以達到能耗優(yōu)化的目的。

　　一種實時的方法可以讓FPGA設計達到設計的要求并在最后日期之前完成優(yōu)化工作。在開始的時候，設想FPGA開發(fā)板擁有通過一系列的感應器實時進行電源監(jiān)控的能力，并將獲得的數(shù)據(jù)反饋回設計軟件（圖1）。

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　　這樣，電源的實時情況就可以被監(jiān)視，圖表化并被記錄下來。因為節(jié)電模式包括重新編程產生的高峰所產生的能耗可以被精確估計，嵌入式硬件和軟件的選擇就可以被廣泛的開發(fā)了。關于能耗的預測則進入了量化的階段。

　　下一步就是讓最終產品系統(tǒng)，包括開發(fā)板和設計軟件獨立于FGPA廠商和器件。這需要開發(fā)板具有可插拔和容易交換的FPGA卡板，而且每一個變化的數(shù)據(jù)都會回復到設計軟件。之后設計軟件可以根據(jù)系統(tǒng)驅動結構文件來支持很多不同的FPGA設備，用預先驗證并整合的IP組合來支持所有這些兼容性。

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　　如果軟件系統(tǒng)還包括嵌入式設計的高度抽象捕捉功能，例如原理圖或者圖形流程的界面，就可以使和嵌入式的互動變得更為容易。嵌入式設計可以被容易實現(xiàn)或者被修改，當FPGA設計被改變后電源能耗的變化可以被高級開發(fā)板即時的記錄。該開發(fā)板還可以涵蓋擁有“智能電源探測器”的子板，記錄所有的硬件實施，以便從功能和電源有效性的角度進行分析（圖2）。

　　更進一步來說，如果開發(fā)板忠實反映產品開發(fā)選擇或者甚至目標產品就是開發(fā)板，從開發(fā)到原型的時間就會大幅的縮短，對于能耗分析預測工具的要求也就不是那么多了。這樣，設計的開發(fā)板就可以代替原型，并且在產品開發(fā)的過程中精確的執(zhí)行能耗控制。

　　有了這樣的方法，你就可以有效地開發(fā)最終產品的設計，并可以應用在適合的即買即用或專門定制的板子上。這樣的系統(tǒng)不再需要依靠傳統(tǒng)的能耗預測工具提供精確的數(shù)值，相反可以讓用戶可以很方便的在不同的FPGA器件上遷移自己的設計，并迅速探索將嵌入式設計的選擇。

　　為未來做準備

　　在目前的設計里激發(fā)FPGA的所有特性，特別是在那些電池供電的設備中，意味著對FPGA能耗的完全理解和控制。

　　FPGA廠商為了迎合市場對低功耗的需求，推出了基于flash的非波動設備，有效能耗架構和高級節(jié)電模式。但是不管怎么樣，基于FPGA的設計總會在能耗的有效性和功能之間有所取舍。所以選擇一個合適的工具來平衡這樣的取舍就顯得至關重要。

　　為了今天和明天的設計，關鍵是要解決如何有效的通過真實快速的原型建立來解決能耗有效性的平衡問題。用戶不能僅僅依靠能耗的預測和分析工具，而要引入先進的設計系統(tǒng)并在硬件上進行實時開發(fā)。這樣工程師就可以充分的探索創(chuàng)新的設計來最大限度的激發(fā)FPGA的所有特性，并用于開發(fā)新一代的節(jié)能產品。 ?