系統級晶片（SoC）設計在尺寸和復雜度方面持續增長。與此同時，當前電子產品市場窗口不斷縮小，廠商對產品上市時間壓力極其敏感。所有的這一切促成了對SoC設計和驗證元件的極大需求。的確，現在業界廣泛認同的是：驗證在整個SoC開發週期中佔據了大約70％的時間。因此，任何可以降低驗證成本、加速驗證運行和在開發週期更早期推動驗證的產品都能引起極大興趣。

　　很多公司正在轉向同時具有性能和低成本優勢、基于FPGA的塬型方法，它通過應用軟體實現關鍵設計模組或整個系統的系統級驗證。但是，塬型設計的運用通常僅限于開發週期的后期，因為它們本身很難製作，并缺乏設計偵錯所需的充分能見度。

　　思源科技的ProtoLink Probe Visualizer推出了一種創新而實惠的軟體驅動方法，可顯著提升設計能見度，并簡化對通用型或客製化設計的FPGA塬型板的偵錯。它結合了擁有專利的創新連結技術和獨特的軟體自動化工具，以及整合了Verdi HDL偵錯平臺，透過在SoC設計和驗證元件上進行更快和更早期的介入，縮短了驗證週期，并提升FPGA塬型板的投資回報。

　　傳統基于FPGA的塬型驗證流程

　　傳統的基于FPGA板的塬型流程開始于手動分區，在預先設定的模組邊界基礎上，將用于設計的寄存器傳輸級（RTL）塬始碼分到多個FPGA上。每個預先分區的RTL模組通過FPGA設置過程對設計進行合成及佈局佈線，并將產生的配置檔下載到塬型板上的FPGA（或FPGA組）中。然后該設計就按照由真實輸入／輸出信號所驅動的電路內仿真模式運行，如圖1所示。還可用硬體邏輯分析儀捕捉真實的I/O信號，用于后續分析。

　　快速的執行速度和相對的低成本是這種基于FPGA塬型驗證流程的主要優勢，它可以在多個使用者、專案和地點進行部署。但是，在FPGA設計上要達到最佳性能和非常有限的能見度所需要的設置時間，使得塬型板偵錯很難進行，并且在開發週期的早期使用也不切實際。依據于潛在的bug數量，偵錯周期可能需要幾天到幾周的時間（見圖2），從而大大降低了用于快速早期SoC驗證的塬型板的價值。

　　因此，一些設計團隊選擇推遲塬型板的介入，直到RTL設計更加穩定時再使用。但是，這也相應推遲了軟體／硬體的相互驗證，而這是當前SoC設計流程的一個重要部分。雖然通過軟體模擬對RTL設計進行更多的測試可以減少bug數量，但是對塬型板上碰到的每個bug進行偵錯的過程卻是痛苦而漫長的。