c.成幀器與網絡處理器及其它元件間的接口

成幀器與網絡處理間傳輸的數據可代表很多不同的數據流。Sonet/SDH幀中包含的附加數據表明數據有效載荷中每個數據流的位置,該信息需要在成幀器與網絡處理器及相關器件間傳輸,如分類引擎和流量管理器。此外,網絡處理器和相關器件還實現各種復雜的任務,如數據包傳向交換芯片的時序安排,管理數據包內容以確保沒有非法數據進入網絡,以及測量帶寬以便特定應用或用戶享有優先權。由于這些任務很復雜,因此需要在成幀器與網絡處理器間實施流控制方案。

成幀器、網絡處理器與相關器件間通常使用的接口包括Utopia接口、POS-PHY接口、SPI接口和Flexbus接口。每個接口的后綴為 "level X",其級別表明標稱數據速率。Level 2即指每個方向的數據速率為622Mb/s,Level 3為2.488Gb/s,level 4為9.953Gb/s,Level 5為39.8Gb/s。因此POS-PHY Level 4的標稱帶寬為9.953Gb/s。Utopia接口是為包含固定長度ATM單元的數據流而設計的。Utopia的規范由ATM論壇頒布。

POS-PHY接口 (Sonet物理層上的包) 由PMC-Sierra和Saturn開發,很多特性與Utopia接口相同,有一項改進功能值得注意,即POS-PHY能滿足不同長度數據包的需要,而 Utopia只適用于固定單元長度。這表明POS-PHY接口是為無需ATM層,即可在Sonet/SDH傳輸層上直接傳輸長度變化的IP包的應用而設計的,因此被稱作"Sonet上的數據包"。

Flexbus接口由AMCC開發,可處理Sonet傳輸層上的變長度IP包。AMCC的Flexbus Level 4已獲光網絡互聯論壇采納,作為SPI Level 4 Phase 1(一般縮寫為"SPI-4.1"),并已經作為業界標準規范發布。該規范在每個方向上提供64位并行點至點數據通道,它使用HSTL class 1 I/O,源同步時鐘頻率為200MHz,還提供四分之一速率接口和16位并行數據通道。

POS-PHY Level 4也已經被光網絡互聯論壇采納,命名為SPI Level 4 Phase 2 (通常縮寫為"SPI-4.2")。該接口具有采用IEEE-1593.6標準LVDS的16位并行數據通道,源同步雙數據速率時鐘頻率最小為 311MHz。SPI-4.2的許多應用則使用頻率更高的時鐘,因為該接口除了傳輸數據有效載荷外,還傳送包標簽和路由信息。因此,設計者常常采用 SPI-4.2,每個信號對的數據速率高達840Mb/s,每個方向的累計帶寬可達13.4Gb/s。

盡管SPI-4.2是為Sonet上數據包而開發,它已被通信業的其它應用所采納。作為能支持多數據流而且每個數據流中都具有流控制的靈活接口,它可用作 10G以太網的有效接口,還可用于存儲區域網絡(SAN)。目前市場上有各種采用SPI-4.2接口的新產品,還有一些產品正在開發之中,除了Sonet / SDH成幀器和網絡處理器,還包括TCP 卸載引擎(TOE)和10G以太網MAC。

d.網絡處理器與交換架構間的接口

網絡處理器與相關器件及交換架構間的接口有兩種類型：一類為不需要在背板傳輸數據的接口,另一類為需要在背板傳輸數據的接口。

對于第一種接口,位于同一塊電路板的網絡處理器芯片組和交換架構間的接口可用CSIX Level 1接口實現。該接口采用CSIX Level 1包格式,包括為交換架構提供路由指令的報頭,以及用于誤差檢測及糾正的報尾,還包括數據載荷本身。控制CSIX規范的網絡處理器論壇將進一步完善該規范,增加從一個NPU芯片組通過交換芯片傳至另個NPU芯片的額外指令。這將成為CSIX Level 2規范的最主要推進力。該規范還定義了每個方向中使用至多128個HSTL一類I/O的電氣互連,其源同步時鐘頻率高達250MHz。CSIX Level 1協議與CSIX Level 1電氣規范無關,無論NPU芯片組和交換架構間的經由背板的通信采用何種電氣標準,仍可使用CSIX Level 1協議。

對于第二種接口,即NPU芯片組與交換架構間需要在通過背板通信,仍然可以使用CSIX Level 1協議,但這種電氣接口并不合適。信號將穿過連接器,從端口卡到達系統背板,經過數英寸到達另一個連接器,然后進入交換卡。有諸多原因使得越來越多的設計者選擇具有嵌入式時鐘的串行接口來實現這些連接。首先,串行接口可最大限度地減少電路板與背板連接器的引腳數,從而可減小插拔力及對操作系統中電路板的可能損害。其二,在信號中嵌入時鐘和數據的串行接口可完全避免時鐘偏移問題。時鐘偏移是PCB中數英寸長的并口所面臨的主要問題。其三,串行信號的背板設計者還可提高傳輸速率,因為不存在時鐘偏移,也就沒有對未來性能的限制。

被成功用作串行背板標準的接口是XAUI,它是為10千兆以太網開發的。該規范適用于通道排列電路,無論四通道軌線長度是否匹配,符合XAUI的器件均能接收無誤差數據。該接口使用差分電流模式邏輯信令,它還采用交流耦合模式,允許電路板間的參考電壓不同。

e.控制板接口

目前本文所提到的接口都用于"數據通道",即數據從光纖傳輸介質到達交換架構,然后返回光纖通道。但由于通信系統具有復雜的"控制板",負責統計數據收集、流量監視、系統管理及維護等功能,因此需要強大的處理能力運行軟件以實現這些功能。這些構建控制板處理器的接口正如設想的那樣,與數據通道的接口明顯不同。數據通道接口主要用于在兩個器件間傳輸數據(即點對點鏈接),控制板接口則是與具有不同元件的一個或多個微處理器相連接： 背板收發器、DSP、數據板器件的控制端口等。實現這些靈活的互連需要完全不同類型的接口。

這類系統過去都是圍繞多點復接的中心總線構建的。實現PCI總線架構的32位/ 33MHz及最近采用的64位/ 66MHz標準已經用于通信系統中。最近64位/ 133MHz PCI-X更用于高端服務器。但是,由于數據板處理的帶寬已經增加,控制板的帶寬也要提高。很多設計者發現共享總線帶寬不足以滿足多個器件的需求。因此, 出現一類新型接口。

這類新接口采用點至點連接,用源同步時鐘減少時鐘偏移。差分信令可提高數據傳輸率,減少交換噪聲和功耗。但真正的創新在于使用交換架構或通道器件,實現控制應用中所需的多點互連。 已獲得Motorola及RapidIO貿易聯合會支持的RapidIO是使用交換架構實現點至點鏈接的接口。該接口的傳輸層規定數據如何封裝在包中,每個包都具有數據源和目標信息,交換架構將數據包送往合適的目的地。RapidIO在每個方向上提供8個或16個位,采用250MHz至1.0GHz雙數據速率。此外,串行RapidIO可使用具有8b/10b編碼的1通道或4通道數據,嵌入時鐘達3.125Gb/s,它還具有CML差分信令。 Motorola已經推出幾種使用并行RapidIO的通信處理器。

AMD及HyperTransport聯盟開發的HyperTransport使用通道器件實現點至點鏈接。數據以包的形式傳輸,每個包均包括數據源和目標信息。接收數據的通道器件按照數據包報頭確定是將數據傳至鏈中的下一個器件,還是直接處理數據。目前的HyperTransport規范需要寬度為2至 16位的并行數據。未來規范可支持更高速率。PMC-Sierra和Broadcom已經為HyperTransport通信產品推出基于MIPS的處理器。PCI-SIG已經推出高速率PCI-X。它們使用與最初PCI-X相同的64位總線帶寬,可支持雙數據速率和四倍數據速率。PCI-X 533是速率最快的版本,最大總計帶寬達34.1Gb/s。

解決接口沖突

設計工程師如何面對這些紛繁蕪雜的接口標準。實際上,對于給定的設計情況,設計者選擇接口的余地并不大。他們一般根據系統所需的成本及功能,選擇合適的標準產品。設計者必須選擇最合適的器件。但這可能導致接口標準沖突,因為最好的標準器件由于接口標準不兼容,會引起互用性問題。在這種情況下,設計者可如此選擇：重新選擇與接口兼容的標準器件,但可能會造成不能滿足功能需要或系統的成本要求,或者使用橋接器件避開不兼容的接口。現在已經推出很多具有高性能接口IP及高速物理I/O的FPGA,可滿足10Gb/s以上數據通道的通信系統的要求。

Actel正在開發各種可編程邏輯器件,結合高級接口技術和最新推出的Axcelerator系列高速FPGA架構。首款產品將具有速率高達 3.125Gb/s的集成串并行轉換器通道和硬連線物理編碼子層,它們能自動處理XAUI和串行RapidIO所需的8b/10b編碼和通道排列。這些器件還具有實現LVDS信令的高速通用I/O,可交互使用SPI-4.2、HyperTransport和并行RapidIO等接口標準。這些器件還將集成各種知識產權內核,以便應用于要求苛刻的橋接產品。??