方式3：硬件加速器

　　將C語言子程序轉換為硬件加速器，自動加速軟件實現，不用提高時鐘頻率和功耗便能夠提升性能。在Nios II 處理器中，使用Nios II C語言至硬件（C2H）加速編譯器，簡單地“右鍵單擊加速”性能關鍵的功能，從而不用手動生成Verilog或者VHDL加速器，節省了時間和投入（參見圖3）。

　　硬件加速器是由Nios II C語言至硬件加速（C2H）編譯器自動生成的邏輯模塊，也可以是手動設計用于從系統處理器中卸載某些任務的邏輯模塊。很多數學運算在硬件中實現時，要比軟件實現更快，效率更高。SOPC Builder和AvalonTM交換架構支持使用硬件加速器來提升Nios II處理器軟件的性能。與其他方法相比，硬件加速器能夠：使用主存儲器和其他系統資源，這些資源具有全流水線和存儲器延時匹配主機端口，支持非常高的存儲器帶寬；由CPU通過從機端口進行控制；具有軟件打包器功能，由CPU進行控制，在工具鏈中替代了最初的C代碼。

　　圖3顯示了一個典型的硬件加速器，它含有兩個連接至Avalon交換架構的的主機端口（讀和寫）。加速器使用直接存儲器訪問（DMA）組件來執行總線讀和寫操作，它提供控制端口以便處理器進行控制。最后，在中心位置，加速器邏輯是計算指定算法的引擎。

圖3硬件加速實例

　　如果您使用Nios II C2H編譯器，會自動產生所有這些組件，并集成到您的系統中。

　　硬件加速器為Altera FPGA增加了強大的功能，它作為復雜多周期協處理器來實現，可以流水線訪問系統中的所有存儲器和外設。它們可以使用FPGA資源（例如，片內存儲器和硬核宏乘法器）來實現本地存儲器緩沖以及乘法累加（MAC）電路。它們能夠根據需要盡可能多的使用主機端口，啟動讀寫操作，訪問系統中的所有I/O引腳。很多Nios II開發人員發現，硬件加速器是提升軟件代碼性能最好的方法，能夠充分發揮Altera® FPGA高性能體系結構的優勢。

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　　方式4：可配置高速緩沖和緊耦合存儲器

　　調整處理器指令或者數據緩沖的大小，以滿足您應用的性能要求。為了在Nios II 處理器中能夠快速訪問經常使用的例程，加入了4個緊耦合存儲器，避免了緩存丟失的代價，實現了類似緩存的訪問功能。

　　閱讀【 Nios II 軟件開發人員手冊中的緩存和緊耦合存儲器部分  】

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