電子發燒友網核心提示：與其他軟核處理器相比，世界上越來越多的設計人員使用了Nios® II嵌入式處理器，該處理器一直是FPGA和HardCopy® ASIC設計的業界標準處理器。NiosII系列嵌入式處理器目前由三種處理器內核構成，提供常用指令集架構，每一種內核都針對特定的價格/性能點進行了優化，由相同的軟件工具鏈提供支持。

　　設計人員可以從以下內核中進行選擇：

　　Nios II/f內核：快速實現性能關鍵的應用

　　Altera專門設計了Nios® II /f“快速”處理器以提高性能。性能超過了300 MIPS* （*Dhrystones 2.1基準測試），它非常適合性能關鍵的應用，以及代碼或者數據量較大的應用，例如運行全功能操作系統等。

　　Nios II /f內核由Nios II 嵌入式設計包（EDS）提供支持，它包括基于Eclipse的Nios II 集成開發環境（IDE）。

　　Nios II /f內核具有：存儲器管理單元（MMU）、存儲器保護單元（MPU）、高級異常支持、單獨的指令和數據緩沖（512字節至64 Kbytes）、可訪問高達2 Gbytes的外部地址空間、可選用于指令和數據的緊耦合存儲器、六級流水線，提高了每MHz的MIPS* （*Dhrystones 2.1基準測試）、單周期硬件乘法和桶形移位寄存器、硬件除法選項、動態分支預測、256條定制指令和數量不限的硬件加速器、JTAG調試模塊、可選JTAG調試模塊增強功能，包括硬件斷點、數據觸發器和實時跟蹤等。

　　對于具有數字信號處理（DSP）模塊的Altera® 器件系列，Nios II/f內核還提供其他功能，實現更好的性能。在這種情況下，Nios II/f內核提供硬件乘法電路，實現單周期乘法運算。乘法單元也可以用作單周期桶形移位寄存器。Nios II/f內核提供可選除法電路，以加速除法運算。

　　為進一步提高性能，在Altera的高性能FPGA或者HardCopy® ASIC中實現Nios II/f內核。

　　Nios II/e內核：經濟型

　　Altera專門設計了Nios® II/e“經濟型”處理器內核，占用最少的FPGA邏輯和存儲器資源。現在免費提供，不需要許可，帶有Quartus® II 軟件9.1以及更高版本。Nios II/e內核與同類型的8051體系結構具有相同的成本，但是性能更高，200MHz時，達到30 DMIPS，占用的邏輯資源少于700個邏輯單元（LE）。

　　Nios II嵌入式設計套件（EDS）支持該內核，它包括基于Eclipse的Nios II 集成開發環境（IDE）。

　　Nios II/e內核具有：高達2 GB的外部地址空間、JTAG調試模塊、不到700個LE便實現了系統、可選的調試增強功能、256條定制指令。

　　Nios II/e內核針對價格敏感的應用進行了優化，例如汽車電子、工業和消費類市場等。該內核一般與Altera的低成本FPGA和HardCopy® 產品一起提供。

　　Nios II/s內核：標準型

　　Altera專門設計了Nios® II/s“標準型”處理器內核，這一小型處理器內核保持了較好的軟件性能。Nios II/s內核針對價格敏感的中等性能應用進行了優化，包括那些代碼和數據量較大的情況，例如運行完整操作系統的應用。

　　Nios II嵌入式設計套件（EDS）支持該內核，它包括基于Eclipse的Nios II 集成開發環境（IDE）。

　　Nios II/s內核具有：指令緩沖、高達2 Gbytes的外部地址空間、可選的指令緊耦合存儲器、5級流水線、靜態分支預測、硬件乘法、除法和移位選項、256條定制指令、JTAG調試模塊、可選的JTAG調試模塊增強功能，包括硬件斷點、數據觸發和實時跟蹤等。

　　針對含有數字信號處理（DSP）模塊的Altera®器件系列，Nios II/s內核提供更多的功能和性能支持，Nios II/f內核含有硬件乘法電路，實現3周期乘法運算。乘法單元還可以用作單周期桶形移位寄存器。

　　注意：關于Nios II處理器內核的技術細節，請參考【 Nios II內核詳細實現 】。

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