從零開(kāi)始大戰(zhàn)FPGA——第二天（朝花夕拾）

　　夜深人靜的時(shí)候最適合總結(jié)和學(xué)習(xí)新東西了有木有啊，嘿嘿。FPGA之旅的第二天，走你！ 今天看的東西不是特別多，主要是公司還有其他活要干（說(shuō)點(diǎn)小感悟：公司是給你錢讓你產(chǎn)生效益的，而學(xué)校是你花錢買教育的，這是我看來(lái)本質(zhì)的區(qū)別，后來(lái)者一定要轉(zhuǎn)變好心態(tài)和思維），但是學(xué)習(xí)還得繼續(xù)。廢話結(jié)束！

　　回顧：昨天主要看了一些基本的語(yǔ)法（我是以夏宇聞的書為參考書，其他的用到時(shí)再去拓展），首先復(fù)習(xí)吧（年紀(jì)大了一下就忘了）。

　　wire和reg的區(qū)別（自己的理解，望大牛批評(píng)指正）：從仿真角度看，wire對(duì)應(yīng)的連續(xù)的賦值，比如assign；reg對(duì)應(yīng)過(guò)程賦值，比如always、initial；從綜合的角度來(lái)看，要對(duì)應(yīng)實(shí)際的電路，wire綜合出來(lái)的結(jié)果就是一根導(dǎo)線，就起連接作用。reg比如在always中綜合的結(jié)果就是邏輯電路，比如or、and這些門電路，沒(méi)有時(shí)鐘的邊沿。另一個(gè)結(jié)果是帶有時(shí)鐘邊沿的，綜合出來(lái)就是帶時(shí)序的邏輯，比如觸發(fā)器這種。

　　還有，一個(gè)模塊在輸入的時(shí)候，我應(yīng)該不知道上級(jí)的輸出是什么，那么對(duì)本模塊來(lái)說(shuō)，他就是一根導(dǎo)線，也就是wire型，輸出則由我決定是wire還是 reg。一般而言，整個(gè)設(shè)計(jì)的外部模塊輸出，也就是最頂層，要求是寄存器輸出，reg，較穩(wěn)定，扇出能力也好（這句話不理解）。

　　例子來(lái)啦：

　　一：

　　reg a，b;

　　wire and_result;

　　...

　　assign and_result =a&&b;

　　你可以試試把wire定義成reg。綜合器會(huì)報(bào)錯(cuò)。

　　二：

　　wire按照國(guó)外的教材上面的定義：

　　wire為無(wú)邏輯連線。只做連線，wire本身是不帶邏輯性的，所以輸入什么輸出就是什么。所以你嘗試著用always語(yǔ)句對(duì)wire變量賦值。綜合器就會(huì)報(bào)錯(cuò)。

　　那么你可能會(huì)問(wèn)。assign and_result =a&&b不是就是對(duì)wire的賦值嗎？

　　其實(shí)并非如此。綜合器綜合時(shí)將a&&b綜合成ab經(jīng)過(guò)一個(gè)與門。而and_result只是連接到與門輸出的線。正真綜合出與門的是&&。而不是result，是不是有點(diǎn)神奇啊哈哈。

　　好了，復(fù)習(xí)到此結(jié)束。

　　今天主要看的還是Verilog的基本知識(shí)：Task和Function的基本知識(shí)，一個(gè)是任務(wù)，一個(gè)是函數(shù)，跟C語(yǔ)言有點(diǎn)像。需要注意的是，函數(shù)和主模塊共用仿真單位時(shí)間，任務(wù)可以自定義仿真時(shí)間單位；函數(shù)要有返回值，任務(wù)木有，而是通過(guò)輸出端口輸出（有點(diǎn)繞，不過(guò)一看書上的例子就懂了）

　　接著看了一下有限狀態(tài)機(jī)，格雷碼、獨(dú)熱碼的概念，對(duì)著書上的例子，看了下計(jì)數(shù)器、移位寄存器、觸發(fā)器等等的Verilog代碼，感覺(jué)代碼還是挺好看懂的，但是自己動(dòng)手寫起來(lái)有點(diǎn)困難，所以還是多動(dòng)手，最最簡(jiǎn)單的例子自己寫起來(lái)感覺(jué)到處是問(wèn)題（用我們那的方言就是：眼眼巧，手手拙）哈哈。

　　由于是個(gè)學(xué)渣，當(dāng)初的數(shù)電也是皮毛，連基本的觸發(fā)器，狀態(tài)機(jī)，卡諾圖都忘得一干二凈，所以又回頭看了半天數(shù)電（突出一個(gè)囧），感覺(jué)這些基本電路設(shè)計(jì)的代碼倒是好看，但是對(duì)電路硬件本身不是很熟悉的話，心里特不踏實(shí)。一句話，用到啥看啥，沒(méi)必要從頭翻，畢竟時(shí)間有限啊。

　　今天就看了這么點(diǎn)知識(shí)，然后跑了簡(jiǎn)單的例子（不得不說(shuō)，F(xiàn)PGA綜合和布線咋就這么慢呢？聽(tīng)同事說(shuō)大點(diǎn)的項(xiàng)目光是邏輯綜合、布局布線都要花十幾個(gè)小時(shí)，我在心里默念，I am too young too simple）。

　　為什么叫朝花夕拾呢？因?yàn)楫?dāng)初丟掉的數(shù)電知識(shí)需要拾起來(lái)呀。

　　現(xiàn)在主要在想，F(xiàn)PGA內(nèi)部沒(méi)有像單片機(jī)，arm 那些邏輯處理單元，和運(yùn)算的東西，怎么去實(shí)現(xiàn)一個(gè)比如像串口啊、IIC、USB、AD、網(wǎng)絡(luò)這些功能呢，抱著這些疑問(wèn)，先去休息了哈哈。明天打算直接看實(shí)例項(xiàng)目代碼——AD采集卡，看看怎么實(shí)現(xiàn)的。到時(shí)候再寫點(diǎn)總結(jié)（希望能看懂），當(dāng)然代碼是不會(huì)貼出來(lái)的（保密嘛，職業(yè)操守還是要有的嘿嘿）。