從零開始大戰FPGA——第三天（管中窺豹）

　　上周搬家，家里的網絡剛剛修好，更新耽擱了很久啊，接下來繼續FPGA從零前進，走你。

　　上次說要看FPGA的AD采集卡實例。

　　在看了Verilog的基本語法后，就開始迫不及待的想看看實例怎么應用的。打開工程后傻眼了，這個project是用VHDL編寫的而不是我前段時間看的Verilog啊。。。無奈，只好找了一本VHDL的電子書看一看，這次我是直接看的代碼，遇到不認識的標識符，語法等等，就回去看電子書。所以效率非常低，這就是所謂的空中樓閣啊。（還是不建議像我一樣的初學者剛開始就看兩種語言，大牛除外，先把基本的設計思想，代碼是怎么跑的這些搞懂，語言的話只是工具，當你了解了FPGA具體在干什么的時候，再來挑選所需語言）

　　在了解了每一行的代碼的意思后，又回過頭來看這個工程，還是看不懂（不能用學單片機、ARM的思維去學FPGA），以前跑AD在單片機或者ARM上調用一下庫函數就OK，根本不理會什么時序的東西，現在發現走不通。

　　調整了下思維，FPGA的設計是非常模塊化的感覺，那就先搞懂每個模塊的用途。

　　這個AD片子是個50MSPS，14位8通道的一個小東西。然后大體看了下datasheet的時序圖和引腳定義。大體包含了模擬輸入，數字輸出，時鐘（由FPGA提供），數據輸出時鐘（用來讀取采樣的數據），幀數據輸出時鐘（也就是輸出1幀1幀的數據，也就是14位），串行時鐘和數據。

　　這時候就有點了解了，工程里先進行最頂層模塊的的設計（VHDL用實體entity這么個關鍵詞，我表示快混淆概念了啊...），主要是端口的說明，也就是與AD片子的接口，時鐘（各種時鐘）、8路數據輸入等等，反正這個就對應了與AD的接口關系。

　　可以把實體這部分看做一個系統的大方框，主要用來定義方框與外設的接口，相當于main函數。（都是個人理解，僅供參考，歡迎指正）

　　接下來是結構體的定義（用來說明實體這個大方框中的東西具體怎么工作的）。

　　包含這么幾部分：

　　1：信號說明

　　2：元器件定義

　　3：進程（邏輯關系說明）

　　4：元器件例化（感覺元器件就像定義了有個水果，這個例化具體說明這個水果是叫什么名字，蘋果、桃子等等）

　　over，整體框架就出來了，主要是FPGA和AD的接口對應關系，還有頂層的邏輯關系（選擇讀取哪個通道的數據）

　　然后就納悶了，這就能控制AD讀取數據了？什么時候讀取AD采樣的值？什么時候把每一幀數據讀過來？當然不夠。

　　所以，就有了下面的步驟：

　　再單獨寫一個文件，把每個通道看做一個單獨的AD元件，再寫一個小框架，并把每個小框架的端口對應到大框架中的那個元件的端口。

　　然后再這個小框架中就可以定義邏輯電路了，對著AD時序圖，比如在數據時鐘上升沿采集數據等等。

　　從大到小，一步一步定義模塊。

　　最后編寫一個約束文件，把定義的端口，映射到FPGA管腳上。

　　總結下：

　　就像C程序中的多文件一樣，main函數調用子函數，一級一級編寫。

　　困惑：

　　1：類屬性generic是嘛玩意，沒有這個會有什么影響？

　　AD這個暫時看到這，主要是想了解下FPGA的工程是怎么實現具體應用的，準備回歸夏宇聞的書本，和ISE的使用階段。

　　最后一點，資料不要下了一大堆不看，抓住一個合適的再延伸（后來者引以為戒阿，不過有時還是控制不住，下載一大堆在那蒙灰...）

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