在「什么是STA」段落的例子中，為了方便說(shuō)明，我們并沒(méi)有把邏輯閘和邏輯閘間的連線延遲（Interconnect Delay）考慮在內(nèi)。事實(shí)上，許多DSM IC設(shè)計(jì)之時(shí)序表現(xiàn)是由連線延遲主導(dǎo)的，其重要性不容我們忽視。

連線延遲依照布局與繞線（P&R）前后有不同的考量。在布局與繞線前，元件在晶片中擺放的位置尚未確定，所以連線延遲是一個(gè)預(yù)估值。而在布局與繞線之后，連線延遲則是根據(jù)實(shí)際繞線計(jì)算出來(lái)的。對(duì)布局與繞線之前的連線延遲，通常是用Wireload Model來(lái)預(yù)估。Wireload Model根據(jù)晶片面積的預(yù)估大小及連線驅(qū)動(dòng)元件數(shù)目（Fan-out）的多寡來(lái)決定連線的電阻和電容值，STA軟體則利用這些電阻電容值計(jì)算出連線延遲。在布局與繞線之后，可以利用電阻電容萃取（RC Extraction）軟體將繞線圖形轉(zhuǎn)換成實(shí)際的電阻電容電路，然后貼回（Back-annotate）STA軟體計(jì)算連線延遲。

Timing Constraints：

Timing Constraint為使用者所給定，用來(lái)檢驗(yàn)設(shè)計(jì)電路時(shí)序的準(zhǔn)則。其中最重要的一項(xiàng)就是時(shí)脈（Clock）的描述。對(duì)于一個(gè)同步電路而言，暫存器和暫存器之間的路徑延遲時(shí)間必須小于一個(gè)Clock周期（Period），也就是說(shuō)，當(dāng)我們確認(rèn)了Clock規(guī)格，所有暫存器間的路徑的Timing Constraint就會(huì)自動(dòng)給定了。

Clock規(guī)格包含波形、Latency及Uncertainty的定義。波形定義一個(gè)Clock的周期及訊號(hào)上升緣及下降緣的時(shí)間點(diǎn)。 Latency定義從Clock來(lái)源到序向元件Clock輸入端的延遲時(shí)間。Uncertainty則定義Clock訊號(hào)到序向元件Clock輸入端可能早到或晚到的時(shí)間。

如果上面的文字讓你有不知所云的感覺(jué)，那底下看圖說(shuō)故事的解說(shuō)也許會(huì)讓你有比較清晰的概念。在圖十五的電路中，左邊的正反器（Flip-Flop）在第一個(gè)Clock上升緣時(shí)會(huì)丟出資料，此資料會(huì)在第二個(gè)Clock上升緣讓右邊的Flip-Flop擷取。要分析右邊的Flip-Flop能否正確擷取資料就必須知道第一個(gè)Clock上升緣到達(dá)節(jié)點(diǎn)C1的時(shí)間點(diǎn)和第二個(gè)上升緣到達(dá)節(jié)點(diǎn)C2的時(shí)間點(diǎn)。假設(shè)在時(shí)間點(diǎn)為0的時(shí)候，Clock訊號(hào)由S點(diǎn)出發(fā)，經(jīng)過(guò)一段時(shí)間（source latency，1個(gè)時(shí)間單位，模擬晶片外的Clock延遲時(shí)間，例如板子上的繞線產(chǎn)生的訊號(hào)延遲時(shí)間）到達(dá)電路的Clock輸入端點(diǎn)P，接下來(lái)再經(jīng)過(guò)一段時(shí)間（晶片內(nèi)Clock繞線造成的訊號(hào)延遲時(shí)間），Clock訊號(hào)分別到達(dá)C1和C2節(jié)點(diǎn)。如果電路已經(jīng)進(jìn)行布局與繞線，輸入端點(diǎn)P到C1和C2的訊號(hào)延遲時(shí)間可由連線上的寄生電阻電容計(jì)算得來(lái)。比方說(shuō)，經(jīng)過(guò)計(jì)算發(fā)現(xiàn)訊號(hào)由P傳遞到C1需要1個(gè)時(shí)間單位，由P傳遞到C2需2個(gè)時(shí)間單位，則Clock訊號(hào)第一個(gè)上升緣到達(dá)C1和第二個(gè)上升緣到達(dá)C2的時(shí)間點(diǎn)就會(huì)如圖十六下方兩列所示，分別為時(shí)間點(diǎn)2和13（因?yàn)榧由狭?個(gè)時(shí)間單位的source latency）。

在布局與繞線之前，我們無(wú)法準(zhǔn)確得知P到C1和C2的訊號(hào)延遲時(shí)間，僅能先做個(gè)預(yù)估。圖十五的network latency及上文提到的Uncertainty就是用來(lái)做此種預(yù)估的。先假設(shè)我們擁有某種完美的布局與繞線軟體可以讓Clock輸入端點(diǎn)P到所有 Flip-Flop的Clock輸入端的訊號(hào)延遲時(shí)間一模一樣，那么我們只要知道這個(gè)訊號(hào)延遲時(shí)間就可以得到Clock訊號(hào)到達(dá)C1和C2的時(shí)間點(diǎn)了。這個(gè)訊號(hào)延遲時(shí)間可以藉由電路特性（如預(yù)估面積大小，F(xiàn)lip-Flop數(shù)目等）來(lái)做預(yù)估，而這個(gè)預(yù)估值就是所謂的network latency。如果這種完美的軟體存在的話，那Clock的上升緣到達(dá)C1和C2的時(shí)間點(diǎn)就可以由Latency（source latency + network latency）計(jì)算出來(lái)。

很不幸的，世界上沒(méi)有這么完美的軟體，在布局與繞線后Clock輸入端點(diǎn)P到所有Flip-Flop的Clock輸入端的訊號(hào)延遲時(shí)間不會(huì)完全一樣。也就是說(shuō)Clock的某個(gè)上升緣不會(huì)同時(shí)到達(dá)C1和C2。因此我們要對(duì)上述的預(yù)估值做些修正，加入U(xiǎn)ncertainty的描述來(lái)定義Clock上升緣左右移動(dòng)的可能范圍。在圖十六中，Uncertainty為1個(gè)時(shí)間單位，所以Clock第一個(gè)上升緣會(huì)在時(shí)間點(diǎn)3（因?yàn)?Latency為3）左右1時(shí)間單位范圍內(nèi)（也就是時(shí)間點(diǎn)2到時(shí)間點(diǎn)4）到達(dá)C1，。第二個(gè)上升緣則會(huì)在時(shí)間點(diǎn)12到14的范圍內(nèi)到達(dá)C2。