10 MHz)或低速,轉換器都應視為高速混頻器,從而所有輸入引腳——無論它們pin信號的類型如何(比如模擬、時鐘或電源)——都能讓這些pin腳的噪聲引入到輸出頻譜。 轉換器受限于工藝水平會有特定的底噪,其取決于內部節點和偏置。大部分情況下,高速ADC采用0.18 μCMOS設計,這意味著模擬電源(AVDD)為+1.8 V。這種趨勢會持續擴大周邊其它驅動模擬輸入和時鐘的支持器件極限,導致轉換器產生偏壓。 由于這一轉換器裕量不斷受限,每一款新的設計都會面臨保持?150 dBFS/Hz或更低的極低噪聲頻譜密度的">

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電子發燒友網>可編程邏輯>FPGA/ASIC技術>介紹外部噪聲源以及它們如何影響高速信號鏈的總動態系統性能

介紹外部噪聲源以及它們如何影響高速信號鏈的總動態系統性能

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