10 MHz)或低速,轉(zhuǎn)換器都應(yīng)視為高速混頻器,從而所有輸入引腳——無論它們pin信號(hào)的類型如何(比如模擬、時(shí)鐘或電源)——都能讓這些pin腳的噪聲引入到輸出頻譜。 轉(zhuǎn)換器受限于工藝水平會(huì)有特定的底噪,其取決于內(nèi)部節(jié)點(diǎn)和偏置。大部分情況下,高速ADC采用0.18 μCMOS設(shè)計(jì),這意味著模擬電源(AVDD)為+1.8 V。這種趨勢(shì)會(huì)持續(xù)擴(kuò)大周邊其它驅(qū)動(dòng)模擬輸入和時(shí)鐘的支持器件極限,導(dǎo)致轉(zhuǎn)換器產(chǎn)生偏壓。 由于這一轉(zhuǎn)換器裕量不斷受限,每一款新的設(shè)計(jì)都會(huì)面臨保持?150 dBFS/Hz或更低的極低噪聲頻譜密度的">

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SNR的總信號(hào)動(dòng)態(tài)范圍 - 介紹外部噪聲源以及它們?nèi)绾斡绊懜咚傩盘?hào)鏈的總動(dòng)態(tài)系統(tǒng)性能

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