在XDC中，對于此類設計的CDC路徑，可以采用set_clock_groups來約束。

set_clock_groups -asynchronous -group [get_clocks -include_generated_clocks clk_oxo ] \
-group [get_clocks -include_generated_clocks clk_core ]

用FIFO隔離CDC

在總線跨時鐘域的設計中，通常會使用異步FIFO來隔離。根據FIFO的實現方式不同，需要加入不同的XDC約束。

Build-in硬核FIFO

這種FIFO實際上就是用FPGA內部的BRAM來搭建，所有控制邏輯都在BRAM內部，是推薦的FIFO實現方式。其所需的XDC也相對簡單，只要像上述簡單同步器的時鐘關系約束一樣用set_clock_groups將讀寫時鐘約束為異步即可。

帶有格雷碼控制的FIFO

為了在亞穩態下做讀寫指針抽樣也能正確判斷空滿狀態，設計中也常用一種帶有格雷碼控制的FIFO來實現異步時鐘域的隔離。計數器和讀寫指針等需要用BRAM外部的邏輯搭建，這樣的結構就不能簡單約束set_clock_groups，還要考慮這些外部邏輯如何約束。

如下圖所示FIFO，在存儲器外部有一些用FPGA邏輯搭建的寫指針和讀指針控制，分屬不同的時鐘域，存在跨時鐘域的時序路徑。

此時如果僅將讀寫時鐘用set_clock_groups約束為異步時鐘，相當于設置從A到B和從B到A的路徑全部為false path。根據《XDC約束技巧之時鐘篇》所列，false path的優先級最高，很顯然這么做會導致所有跨讀寫時鐘域的路徑全部不做時序分析，讀寫指針和相關控制邏輯也就失去了存在的意義。

所以建議的做法是不設set_clock_groups約束，轉而采用set_max_delay來約束這些跨時鐘域路徑。以寫入側舉例，一個基本的原則就是約束從cell1到cell2的路徑之間的延時等于或略小于cell2的驅動時鐘一個周期的值。讀出側的約束同理。

set_max_delay $delay –from [get_cells cell1] –to [get_cells cell2] –datapath_only

如果用戶使用Vivado的IP Catalog來產生此類FIFO，這樣的XDC會隨IP的源代碼一起輸出（如下所示），使用者僅需注意確保這個FIFO的讀寫時鐘域沒有被用戶自己的XDC約束為false path或是異步clock groups 。

set_max_delay -from [get_cells …../rd_pntr_gc_reg[*]] -to [get_cells …../Q_reg_reg[*]] \
-datapath_only [get_property PERIOD $rd_clock]
set_max_delay -from [get_cells …../wr_pntr_gc_reg[*]] -to [get_cells …../Q_reg_reg[*]] \
-datapath_only [get_property PERIOD $wr_clock]

自2013.4開始，Vivado中還提供一個稱作methodology_checks的DRC檢查，其中包含有對此類異步FIFO的max delay約束與時鐘域clock groups約束的沖突檢查。

CDC約束方案的對比

CDC路徑在FPGA設計中普遍存在，不少公司和研發人員都有自己偏愛的約束方式，這些方式通常有各自適用的環境，當然也各有利弊。

全部忽略的約束

最大化全部忽略CDC路徑的約束，即采用set_clock_groups 或是set_false_path對時鐘關系進行約束，從而對跨時鐘域的路徑全部忽略。
示例：set_clock_groups -asynchronous -group clkA -group clkB
優勢：簡單、快速、執行效率高。
劣勢：會掩蓋時序報告中所有的跨時鐘域路徑，容易誤傷，不利于時序分析。

使用datapath_only約束

datapath_only是從ISE時代的UCF中繼承過來的約束，在XDC中必須作為一個選項跟set_max_delay配合使用，可以約束在時鐘之間，也可以對具體路徑進行約束。

示例：set_max_delay 10 -datapath_only -from clkA -to clkB

優勢：簡便、執行效率較高。

劣勢：1) 需要特別留意是否設置了過于嚴格的約束，因為使用者經常會使用較快的時鐘周期來約束跨時鐘域路徑 。2) 注意約束優先級的關系，是否跟設計中其它的約束有沖突。3) set_max_delay而沒有配套設置set_min_delay的情況下，同一路徑只做setup分析而不做hold分析。

逐條進行時序例外約束

對設計中的CDC路徑分組或逐條分析，采用不同的時序例外約束，如set_false_path，set_max_delay和set_multicycle_path等來約束。
示例：set_false_path -from [get_cells a/b/c/*_meta*] -to [get_cells a/b/c/*_sync*]
優勢：靈活、針對性好、便于時序分析和調試。

劣勢：1) 逐條約束會占用大量時間來調試和分析，效率低下。2) 時序例外的優先級比較復雜，多種時序例外約束共存的情況下，很容易產生意想不到的沖突，進一步增加調試時間，降低效率。3) 這么做極容易產生臃腫的XDC約束文件，而且時序例外的執行更耗內存，直接導致工具運行時間變長。

小結

CDC路徑的分析和約束不僅在FPGA設計中至關重要，也是數字電路設計領域一個非常重要的命題。IP提供商、EDA公司都有不少關于CDC的技術文檔。Vivado相比于Xilinx.上一代產品ISE，已經在CDC的鑒別和分析方面有了很大改進，XDC相比于UCF，在CDC路徑的約束上也更為高效，覆蓋率更高。

希望本篇短文可以幫助Vivado的用戶快速掌握對FPGA設計中CDC路徑的鑒別、分析和約束方法，提高設計效率。