現(xiàn)在我們已經(jīng)了解XBD文件中所列首個器件DAC的一個細節(jié)，下面我們來了解一下如何寫入固件。在開發(fā)器件驅動程序時，我們應認真研究數(shù)據(jù)手冊和時序示意圖。時序示意圖如圖2所示。

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器件數(shù)據(jù)手冊說明了用戶必須閱讀時序示意圖并生成控制信號。時序信息t0-t11完全遵照Analog Devices提供的數(shù)據(jù)手冊（AD7841）。第一步要設置信號方向為出口，然后通過寫入1到相應地址將其拉高。例如，將方向LDACN信號設為出口，然后通過以下語句將其拉高：

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信號之間的延遲可用“for”循環(huán)，也可選擇“NOP”指令來實現(xiàn)。每個信號的序列和建立-保持時序也同樣重要，這些規(guī)范均在器件數(shù)據(jù)手冊中予以提供。這里，當處理器運行頻率為200 MHz時，每個增量相當于5納秒。

借助賽靈思EMCIP核與XBD文件，存儲器的接口連接和控制變得輕松簡便。我們在器件數(shù)據(jù)手冊中找到了時序約束，并將其列在XBD文件中。

通信與SRAM接口
我們將使用賽靈思的XIL UART IP將RS232和RS422驅動程序IC與Virtex-5 FPGA實現(xiàn)接口相連。我們針對RS422和RS232通信分別選擇了MAX3079和MAX3237這兩款Maxim器件。我們通過GPIO IP核來生成RS422 IC的控制信號。

就存儲器而言，我們選擇賽普拉斯的靜態(tài)RAM，即CY7C1061BV33器件，從而利用賽靈思外部存儲器控制器IP核（XIL_EMC）將其連接到FPGA。借助該IP核和XBD文件，存儲器的接口連接和控制變得輕松簡便。我們在器件數(shù)據(jù)手冊中找到了時序約束，并將其列在XBD文件中。由于賽靈思IP核足以處理該存儲器，因而無需使用單獨的器件驅動器。

ADC接口
在該設計中，將ADC與FPGA進行接口相連是一個難題，因為來自不同傳感器的所有輸入模擬信號都在±10V范圍之內(nèi)。為了滿足實例板的功能要求，我們選用了Analog Devices的AD7891-1。該ADC具有8個通道和一個12位數(shù)據(jù)總線，并提供可選的串行和并行接口。在該設計中，經(jīng)實踐證明并行接口是更好的選擇。

該器件工作在5V輸入上，由于FPGA I/O電壓為3.3V，因此我們的設計需要可實現(xiàn)與FPGA接口相連的收發(fā)器。接下來我們將會把此收發(fā)器作為緩沖器。收發(fā)器在一側連接到FPGA，而在另一側則連接到ADC。FPGA可處理緩沖器的控制信號。我們需要認真處理器件的方向引腳和輸出啟用引腳，以便控制FPGA到ADC的數(shù)據(jù)流，反之亦然。可將器件控制信號歸組為5位寄存器。

器件的轉換端（EOCN）應在自定義XBD文件中分開列出，因為這是一個非常重要的信號。EOCN表明轉換已經(jīng)完成且新數(shù)據(jù)可用于FPGA進行處理。

緩沖器接口
在本設計中，我們選擇了德州儀器的SN74ALVC164245電平位移收發(fā)器作為緩沖器。其是一款16位非反相總線收發(fā)器，擁有2個單獨的端口及供電軌。可將器件的端口B與5V ADC連接，而端口A則與3.3V FPGA連接。該配置支持從5V到3.3V的信號轉換，反之亦然。

方向引腳設為低，將端口B的數(shù)據(jù)傳輸至端口A。若設為高，則情況正好相反，端口A的數(shù)據(jù)將被傳輸?shù)蕉丝贐。要讀取ADC的數(shù)據(jù)，需要將輸出使能（OEN）和方向（DIR）引腳設為低。在寫入操作中，F(xiàn)PGA將向ADC發(fā)送指令，且方向引腳為高而輸出啟用引腳為低。在我們的實例設計中，我們將緩沖器的輸出啟用引腳進行拉高，從而避免了總線沖突。我們在該設計中使用了兩個緩沖器和兩個ADC。

圖3為并行接口模式的時序示意圖，我們用它來生成控制信號。從t0到t11的信號時序通過Analog Devices的器件數(shù)據(jù)手冊引用。

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例如，假設開發(fā)一個名為“customboard”的開發(fā)板，該開發(fā)板對EDK工具可見，您應當遵循特定的目錄結構要求。這是很重要的一步。我們的實例“customboard_RevX_vX_X_0.xbd”一旦創(chuàng)建后，必須保存到以下目錄下：

示例路徑：